披露了在計算系統中幫助直接存儲器訪問的方法和裝置。在一實施例中（圖），具有中央處理器（ＣＰＵ）（１１４）和主系統存儲器（１０６），以及連接到ＣＰＵ（１１４）的ＤＭＡ引擎（１１０）的計算系統（１００）執行識別期望數據組的第一ＤＭＡ過程。一...

將芯片卡上被再裝入的程序模塊鏈接到同樣被再裝入的庫之上的方法，其中，所述方法被劃分為兩部分，其中第一部分可以在程序模塊被編譯之后的任意時間點上進行，而用于對符號參考進行解析的第二部分只須在芯片卡上的程序模塊被裝入后進行。

一種通用資源訪問控制器（１０４）連接到請求系統（１０２）和資源（１０８），所以當請求的系統（１０２）期望訪問資源（１０８）時，請求系統（１０２）就生成資源訪問請求，傳送到通用資源控制器（１０４）。通用資源控制器（１０４），依次地，使用所...

一種指令重排序系統（２０００），為了得到基于目標響應約束的最佳的指令次序，包括連接到指令隊列（２００４）的數據隊列（２００６），用于存儲字符組位、寫位和表明已經發布到目標裝置的指令的數據傳輸何時將出現在數據總線上的時間。系統還包括連接到...

一種由微處理機在運行時間插入動態數量的隱含ｎｏｐ指令的方法。該隱含ｎｏｐ指令是未在該程序本身中置入實際ｎｏｐ指令由該微處理機執行的非操作指令。本發明的方法使得為每個多周期指令的出現自動地計算并執行適當數量的隱含ｎｏｐ指令。以后，詞自動地...

描述了一種調度器（１００６），適合用于重新排序存儲請求，以便達到更高的指令總線（９１２）和數據總線（９１４）的平均利用率。調度程序（１００６）用于調度關于存儲器（９０８）的多條指令，存儲器（９０８）包括Ｍ個存儲體和多個Ｎ存儲頁；包括約束...

在一個具有一些例如硬件模型，軟件程序和試驗臺模型的不同的模型（２，３，４）的系統（１）中用于簡單化使用和控制的故障搜索，用戶激活統一的調試器（１１），該調試器依次檢索并且執行各種輔助調試器（５，６，７），每個調試器被分配給一不同的模型（...

微處理器陣列裝置包含一個中央控制和處理單元（１），總線（２），總線包括總線狀態線（２１），數據／地址線路（２２），以及連接到總線（２）的單元（３，４，５）。如果控制和處理單元（１）沒有為單元（３，４，５）所尋址，隨機數據值（１２）將在數...

本發明涉及集成電路（１）中的隨機數發生器，集成電路具有第一時鐘發生器電路（２）、第二時鐘發生器電路（１３）和發生器（１９）。第一時鐘發生器電路（２）有第一電壓源（４），以產生具有第一頻率或者第一頻率范圍的第一信號。第二時鐘發生電路（１３...

一種微處理裝置，包括一條用于在功能單元（１，２，３）之間傳送數據的數據總線（４）。在總線側，每個單元包括一個加密／解密單元（１１，２１，３１），這些單元由隨機數發生器（６）同步地控制。這種裝置能防止對經所述數據總線傳送的數據的監視，從而...

模運算的方法和裝置。在一種數據處理方法中，將一個預設的整數Ｂ去除整數Ａ產生余數，該余數通過遞歸計算得到。為實現這一目的，表示整數Ａ的數據符號字被分解為Ｋ個字寬為Ｌ的數據符號部分字Ｗ＃－［０］，Ｗ＃－［１］，．．．，Ｗ＃－［ｋ－１］，在...

本發明涉及電子裝置通用序列總線（ＵＳＢ）連接狀態的辨識。一ＵＳＢ接口設備之一電路排列系具有：一集成電路，其具有兩接腳（８，９），藉以用于一ＵＳＢ連接之兩數據傳輸線之連接。功能信息電阻器（１２），其系指明為ＵＳＢ所不可或缺，系連接至這些接...

本發明涉及時鐘脈沖產生器，特別是用于ＵＳＢ裝置。根據ＵＳＢ規格，數據傳輸率需要０．２５％的精確度。為產生達到此精確度的時鐘脈沖信號，本發明使用一不需要晶體的時鐘脈沖產生單元。該新穎的時鐘脈沖產生單元有一內部時鐘脈沖產生器（１１），一脈沖...

本發明提出一種用來偵測集成電路是否受到非所欲的破壞的電路布置，此種電路布置具有一個發出時鐘脈沖信號的信號線路及至少一組用來將位編碼的雙引線，而且此信號線路及至少一組雙引線系位于集成電路的第一個電路功能塊及第二個電路功能塊之間。此信號線路...

一種不需要系統插槽（１，１’）上的訊號調節裝置之設置內存模塊（２）的方法，藉此提供具有該插槽（１，１’）以及數個不具有訊號調節裝置之內存模塊（２）之系統母板（３），特征在于 提供至少一轉接卡（４），其具有至少一插入插槽（４２）以及...

為了與外部系統交換數據，本發明的通信系統除了一個連接至共同總線處理的第一處理器（１）外，還具有一個或多個串行接口（ＩＦ１，ＩＦ２，ＩＦ３），其連接至一個共同的總線線。所述數據交換實質上通過連接至所述共同總線的一個第二處理器（２）進行控制...

一種建置具有一處理器單元（２），一指派非揮發性激活程序內存（３），以及用以連接至一數據傳輸網絡之一接口（６）之程控電路排列之方法，藉此該處理器單元（２）以此方式被建置，即在被切換至開（ｏｎ）之后，其執行儲存于激活程序內存（３）中之激活程...

一種密碼處理器用以執行密碼應用之運算，包括復數共同處理器（１０４ａ，１０４ｂ，１０４ｃ），每一共同處理器具有一控制單元以及一算術單元，一中央處理單元（１０２），用以控制該復數共同處理器（１０４ａ，１０４ｂ，１０４ｃ），以及一總線（１０１...

一種密碼處理器，包括一中央處理單元及一共同處理器，該共同處理器包括復數計算次單元以及一單一控制單元耦合至每一該復數計算次單元。一密碼運算以次運算之形式被該控制單元分布于該復數計算次單元之中。該中央處理單元，該復數計算次單元以及該控制單元...

本發明揭示的一種方法中，系使用包括提取階段（１）、譯碼階段（２）、執行階段（３）及寫回階段（４）的管線。寫回階段包含至少一個寄存器（４１），其使用不會導致ＣＰＵ之任何狀態的改變，以及包含至少一個寄存器（４２），其使用會導致ＣＰＵ的狀態改...