半導體存儲裝置、數據存取方法制造方法及圖紙

本發明專利技術提供一種半導體存儲裝置，該半導體存儲裝置具備：多個存儲機構，由通過多個觸發器構成的行緩沖區、和對所述多個觸發器進行時鐘供給的時鐘供給電路構成；時鐘控制機構，其對所述時鐘供給電路所輸出的時鐘的開／關進行控制；選擇機構，其對所述多個存儲機構的輸出中的1個進行選擇；和控制機構，其對所述時鐘控制機構和所述選擇機構進行控制。

【技術實現步驟摘要】
本申請主張以在2013年2月27日申請的日本專利申請第2013-036968號為基礎申請的優先權，并將該基礎申請的內容全部弓I入本申請。
本專利技術涉及半導體存儲裝置，特別涉及行緩沖區(line Buffer)、數據存取方法。
技術介紹
在一般對數碼照相機等的圖像數據進行處理的LSI (半導體集成電路)中，搭載有用于對所輸入的圖像(數據)進行圖像加工的圖像處理電路(數據處理電路)。在該圖像處理電路中，在通過光柵掃描、并且使用縱向的像素進行數據處理的情況下，經常使用行緩沖區，該行緩沖區用于保持I行圖像的水平方向的數據。例如，在日本特開2009-246488號公報中，已公開了能夠在具備存儲I行的圖像數據的單端口存儲器的行緩沖區中，用與具備雙端口存儲器的行緩沖區相同的時間來進行讀出動作以及寫入動作的行緩沖區的技術。行緩沖區大都利用SRAM (Static Random Access Memory,靜態隨機存取存儲器)來安裝，但在圖像的水平尺寸小的情況下也常見從電路面積的觀點出發，利用觸發器來安裝的情況。一般在利用觸發器安裝行緩沖區的情況下，作為電路構造，大致分為地址方式和FIFO (First-1n-First-Out,先入先出)方式這2種方式。圖1是按地址方式安裝了 I行是160像素的行緩沖區的情況的框圖。在圖1中，11是用于存儲所輸入的圖像數據的觸發器，并準備有160像素的量的觸發器。此外在圖1中，12是寫地址譯碼器(write address decoder),其用于根據所輸入的寫地址來指定使圖像數據存儲到哪個觸發器中，13是時鐘門控單元(clock gatingcell)，其用于對由寫地址譯碼器12選擇的觸發器11的時鐘供給進行控制，14是讀地址譯碼器，其用于根據所輸入的讀地址來指定圖像處理所需的像素是觸發器11中的哪個觸發器，15是選擇器，其用于對由讀地址譯碼器14指定的觸發器11的輸出進行選擇。在該地址方式的行緩沖區中，觸發器11在本例中存儲160像素的量的圖像數據，所以從對開頭數據進行存儲的觸發器起依次分配有例如000號至159號的地址。現在，在將圖像數據存儲到000號的觸發器(FF000)中的情況下，若作為寫地址而指定000號，則寫地址譯碼器12通過在時鐘門控單元13中，將對000號的觸發器供給時鐘的時鐘門控單元(CG000)設為選擇狀態，并將除此以外的時鐘門控單元設為非選擇狀態，來執行對000號的觸發器(FF000)的圖像數據的寫入。此外，在從觸發器11讀出圖像數據的情況下，例如，若在讀地址中指定000號的地址，則讀地址譯碼器14控制選擇器15，使得選擇器15輸出000號的觸發器(FF000)的圖像數據。該地址方式的行緩沖區是使圖像數據存儲到由寫地址指定的觸發器中、并調出由讀地址指定的觸發器的圖像數據的、與SRAM執行相同的動作的電路。圖2是與圖1相同的I行是160像素的行緩沖區，但按FIFO方式進行了安裝的情況的框圖。在圖2中，21是存儲所輸入的圖像數據的觸發器，由具有160像素的量且順序連接的移位寄存器構成。此外在圖2中，22是時鐘門控單元，其在使由移位寄存器構成的觸發器21的數據移位時，對整個觸發器21的時鐘供給進行控制，23是FIFO控制部，其對觸發器21的移位動作進行控制。在該FIFO方式的行緩沖區中，在使160像素的圖像數據存儲到行緩沖區中的情況下，從開頭的像素起依次將160像素的圖像數據輸入到觸發器21中。于是，FIFO控制部23進行控制使得時鐘門控單元22對觸發器21進行時鐘供給，從時鐘門控單元22對觸發器21的全部供給時鐘，并使觸發器21執行移位動作，由此將160像素的圖像數據存儲到觸發器21中。此外，在從觸發器21讀出圖像數據的情況下，與數據寫入時同樣地，FIFO控制部23進行控制使得時鐘門控單元22對觸發器21進行時鐘供給，從時鐘門控單元22對觸發器21的全部供給時鐘，并使觸發器21執行移位動作，由此最先被輸入的圖像數據最先被調出，之后，依次從觸發器21輸出160像素的圖像數據。若對所述地址方式與FIFO方式的行緩沖區進行比較，則地址方式由于僅必要的像素的觸發器執行動作，因而與FIFO方式相比具有功率消耗減小這樣的優點，但是需要用于選擇像素的電路(寫地址譯碼器、讀地址譯碼器、選擇器)，所以與FIFO方式相比具有電路面積增大這樣的缺點。另一方面，FIFO方式不需要用于選擇像素的電路(寫地址譯碼器、讀地址譯碼器、選擇器)，與地址方式相比具有能夠減小電路面積這樣的優點，但為了進行移位動作，必須使所有的觸發器同時工作，其結果，具有功率消耗與地址方式相比增大這樣的缺點。這樣，在利用觸發器安裝行緩沖區的情況下，存在地址方式和FIFO方式無論選擇哪種方式，都難以實現電路面積與功率消耗這二者的最佳化這樣的課題。
技術實現思路
本專利技術的目的在于，為了解決所述現有的課題，提供一種進行行緩沖區的電路面積與功率消耗這二者的最佳化的技術。本專利技術的半導體存儲裝置具備:多個存儲機構，由通過多個觸發器構成的行緩沖區、和對所述多個觸發器進行時鐘供給的時鐘供給電路構成；時鐘控制機構，其對所述時鐘供給電路所輸出的時鐘的開/關進行控制；選擇機構，其對所述多個存儲機構的輸出中的I個進行選擇；和控制機構，其對所述時鐘控制機構和所述選擇機構進行控制。【附圖說明】圖1是按地址方式安裝了 I行是160像素的行緩沖區的情況的框圖。圖2是按FIFO方式安裝了 I行是160像素的行緩沖區的情況的框圖。圖3是按本專利技術的FIFO分割方式安裝了 I行是160像素的行緩沖區的情況的框圖。圖4是示出對行緩沖區采用了地址方式、FIFO方式、本專利技術的FIFO分割方式的情況下的功率消耗的差異的曲線圖。圖5是示出對行緩沖區采用了地址方式、FIFO方式、本專利技術的FIFO分割方式的情況下的電路面積的差異的曲線圖。【具體實施方式】以下，參照附圖對將本專利技術應用于I行是160像素的行緩沖區的情況下的一個實施方式進行說明。圖3是本專利技術的I行是160像素的行緩沖區的框圖。本專利技術為將FIFO以某種程度的大小進行了分割的FIFO分割方式。在本實施例中，將一個FIFO的大小設為20像素的量，為了整體存儲160像素的圖像數據而安裝有8個FIFO。在圖3中，31a?31h是用于存儲所輸入的圖像數據的觸發器，由按照每20像素順序連接的移位寄存器構成。此外在圖3中，32a?32h是時鐘門控單元，其用于在使由按照每20像素分開的移位寄存器構成的觸發器31a?31h的數據移位時，對各觸發器的時鐘供給進行控制，33是FIFO控制部，其用于單獨地控制觸發器31a?3 Ih的移位動作，34是選擇器，其用于對執行移位動作的觸發器的輸出進行選擇。以下，對圖3的FIFO分割方式的行緩沖區的動作進行說明。首先，從開頭的像素起依次使圖像數據輸入到觸發器31a(FF019)中，并使到第20像素為止的圖像數據存儲到觸發器31a中。于是此時，FIFO控制部33進行控制使得時鐘門控單元32a對觸發器31a進行時鐘供給，從時鐘門控單元32a對觸發器31a的全部供給時鐘，并使觸發器31a執行移位動作，由此將20像素的圖像數據存儲到觸發器31a中。接著，從21像素起依次使圖像數據輸入本文檔來自技高網...

【技術保護點】
一種半導體存儲裝置，具備：多個存儲機構，其由通過多個觸發器構成的行緩沖區、和對所述多個觸發器進行時鐘供給的時鐘供給電路構成；時鐘控制機構，其對所述時鐘供給電路所輸出的時鐘的開／關進行控制；選擇機構，其對所述多個存儲機構的輸出中的1個進行選擇；和控制機構，其對所述時鐘控制機構和所述選擇機構進行控制。

【技術特征摘要】
2013.02.27 JP 2013-0369681.一種半導體存儲裝置，具備: 多個存儲機構，其由通過多個觸發器構成的行緩沖區、和對所述多個觸發器進行時鐘供給的時鐘供給電路構成； 時鐘控制機構，其對所述時鐘供給電路所輸出的時鐘的開/關進行控制； 選擇機構，其對所述多個存儲機構的輸出中的I個進行選擇；和 控制機構，其對所述時鐘控制機構和所述選擇機構進行控制。2.根據權利要求1所述的半導體存儲裝置，其特征在于， 所述控制機構，在數據寫入時，將所述多個存儲機構中進行寫入的存儲機構的所述時鐘供給電路所輸出的時鐘控制為開。3...

【專利技術屬性】
技術研發人員：西本正輝，
申請(專利權)人：卡西歐計算機株式會社，
類型：發明
國別省市：日本;JP