微處理器及其操作方法技術

本發明專利技術提供一種微處理器及其操作方法。上述微處理器包括多個處理核、一由上述多個處理核所共享的資源以及一硬件信號量，其由上述多個處理核的每一處理核在一非架構地址空間內讀取及寫入。上述多個處理核的每一處理核被配置為寫入上述硬件信號量以請求上述資源的所有權并且由上述硬件信號量讀取并決定是否取得上述所有權。上述多個處理核的每一處理核被配置為寫入上述硬件信號量以放棄上述資源的所有權。本發明專利技術具有更少的功率消耗。

【技術實現步驟摘要】

本專利技術有關于一微處理器，且特別有關于多核硬件信號量。
技術介紹
多核微處理器的增加，主要是因為其提供了在性能上的優勢?？赡苤饕怯捎诎?導體裝置幾何維度大小迅速的減少，從而增加了晶體管密度。在一微處理器中多核的存在 已產生與一核與其它核通信的需求，以完成各種功能，例如電源管理、高速緩沖存儲器管 理、除錯及與更多核相關的配置。 傳統上，運行在多核處理器上架構的程序（例如，操作系統或應用程序）已使用位 于由所有核架構上可尋址的一系統存儲器中的信號量進行通信。這可能足夠用于許多目 的，但可能無法提供其它所需的速度、準確度及/或系統層級透明度。
技術實現思路
本專利技術提供一種微處理器。上述微處理器包括多個處理核、一由上述多個處理核 所共享的資源以及一硬件信號量，其由上述多個處理核的每一處理核在一非架構地址空間 內讀取及寫入。上述多個處理核的每一處理核被配置為寫入上述硬件信號量以請求上述資 源的所有權并且由上述硬件信號量讀取并決定是否取得上述所有權。上述多個處理核的每 一處理核被配置為寫入上述硬件信號量以放棄上述資源的所有權。 本專利技術提供一種操作一微處理器的方法，其中上述微處理器具有多個處理核及由 上述多個處理核的每一處理核所共享的一資源。上述方法包括：由上述多個處理核的每一 處理核寫入一硬件信號量以請求上述資源的所有權，其中上述硬件信號量由上述多個處理 核的每一處理核在一非架構地址空間內讀取及寫入。上述方法也包括由上述多個處理核的 每一處理核由上述硬件信號量讀取并決定是否取得上述所有權。上述方法還包括當上述所 有權被取得時，由上述多個處理核的每一處理核取得上述資源。上述方法還包括由上述多 個處理核的每一處理核在上述所有權被取得后寫入上述硬件信號量以放棄上述資源的所 有權。 本專利技術提供一種在用于一計算機裝置中至少一非暫態計算機可用介質所編碼的 計算機程序產品，上述計算機程序產品包括指示一微處理器的計算機可用程序碼。上述計 算機可用程序碼包括指示多個處理核的第一程序碼。上述計算機可用程序碼也包括指示一 資源的第二程序碼，其上述資源由上述多個處理核所共享。上述計算機可用程序碼還包括 指示一硬件信號量的第三程序碼，由上述多個處理核的每一處理核在一非架構地址空間內 讀取及寫入。上述多個處理核的每一處理核被配置為寫入上述硬件信號量以請求上述資源 的所有權并且由上述硬件信號量讀取并決定是否取得上述所有權。上述多個處理核的每一 處理核被配置為寫入上述硬件信號量以放棄上述資源的所有權。 本專利技術具有更少的功率消耗。 【附圖說明】 圖1是顯示一多核微處理器的方塊圖。 圖2是顯示一控制字、一狀態字及一配置字的方塊圖。 圖3是顯示一控制單元操作的流程圖。 圖4是顯不另一實施例的微處理器的一方塊圖。 圖5是顯示一微處理器操作以轉儲調試信息的流程圖。 圖6是顯示一根據圖5流程圖中微處理器的操作示例時序圖。 圖7A?7B是顯示一微處理器執行跨核高速緩沖控制操作的流程圖。 圖8是顯示根據圖7A?7B流程圖的微處理器操作例子的時序圖。 圖9是顯示微處理器進入一低功率封裝C-狀態的操作流程圖。 圖10是顯示根據圖9流程圖一微處理器操作例子的時序圖。 圖11是根據本專利技術另一實施例的微處理器進入一低功率封裝C-狀態的操作流程 圖。 圖12是顯示根據圖11流程圖的微處理器操作一例子的時序圖。 圖13是顯示根據圖11流程圖的微處理器操作另一例子的時序圖。 圖14是顯示微處理器的動態重新配置的流程圖。 圖15是顯示根據另一實施例中微處理器動態重新配置的流程圖。 圖16是顯示根據圖15流程圖的微處理器操作一例子的時序圖。 圖17是顯示在圖1中硬件信號量118的一方塊圖。 圖18是顯示當一核102讀取硬件信號量118的操作流程圖。 圖19是顯示當一核寫入硬件信號量的操作流程圖。 圖20是顯示當微處理器使用硬件信號量以執行需一資源獨占所有權的操作流程 圖。 圖21是顯示根據圖3流程圖的核發出非睡眠同步請求操作一例子的時序圖。 圖22是顯示配置微處理器的一程序流程圖。 圖23是顯示根據另一實施例中配置微處理器的一程序流程圖。 圖24是顯示根據另一實施例的一多核微處理器的方塊圖。 圖25是顯示一微碼修補架構的方塊圖。 圖26A?26B是顯示圖24中該微處理器以傳播圖25的一微碼修補至該微處理器 的多核的一操作流程圖。 圖27是顯不根據圖26A?26B流程圖的一微處理器操作的一例子的時序圖。 圖28是顯示根據另一實施例的一多核微處理器的方塊圖。 圖29A?29B是顯不根據另一實施例的圖28中該微處理器用以傳播一微碼修補 至該微處理器的多個核的一操作流程圖。 圖30是顯示圖24的微處理器用以修補一服務處理器程序碼的流程圖。 圖31是顯示根據另一實施例的一多核微處理器的方塊圖。 圖32是顯示圖31中該微處理器用以傳播一 MTRR更新至該微處理器的多個核的 一操作流程圖。 其中，附圖中符號的簡單說明如下： 100 :多核微處理器；102A、102B、102N:核A、核B、核N;103 :非核；104 :控制單元； 106 :狀態暫存器；108A、108B、108C、108D、108N:同步暫存器；108E、108F、108G、108H :影子 同步暫存器；114 :熔斷器；116 :專用隨機存取存儲器；118 :硬件信號量；119 :共享高速緩 沖存儲器；122A、122B、122N :時脈信號；124A、124B、124N :中斷信號；126A、126B、126N :數 據信號；1284、1288、128^電能控制信號；202:控制字 ；204:喚醒事件；206:同步控制； 208 :電源閘；212 :睡眠；214 :選擇性喚醒；222 :S ;224 :C ;226 :同步狀態或C-狀態；228 : 核集合；232 :強迫同步；234 :選擇性同步中止；236 :停用核；242 :狀態字；244 :喚醒事件； 246 :最低常用C-狀態；248 :錯誤碼；252 :配置字；254-0?254-7 :致能；256 :本地核數量； 258 :晶體數量；302、304、305、306、312、314、316、318、322、326、328、332、334、336:步驟； 402A、402B :晶體間總線單元A、晶體間總線單元B ;404 :晶體間總線；406A、406B :晶體A、 晶體 B ;502、504、505、508、514、516、518、524、526、528、532 :步驟；702、704、706、708、714、 716、717、718、724、726、727、728、744、746、747、748、749、752 :步驟；902、904、906、907、 908、909、914、916、919、921、924 :步驟；1102、1104、1106、1108、1109、1121、1124、1132、 1134、1136、1137 :步驟；1402、1404、本文檔來自技高網...

【技術保護點】
一微處理器，其特征在于，包括：多個處理核；一資源，由上述多個處理核所共享；以及一硬件信號量，由上述多個處理核的每一處理核在一非架構地址空間內讀取及寫入，其中上述多個處理核的每一處理核被配置為寫入上述硬件信號量以請求上述資源的所有權，并且由上述硬件信號量讀取并決定是否取得上述所有權；以及上述多個處理核的每一處理核被配置為寫入上述硬件信號量以放棄上述資源的所有權。

【技術特征摘要】
2013.08.28 US 61/871,206;2013.12.16 US 61/916,338;1. 一微處理器，其特征在于，包括： 多個處理核； 一資源，由上述多個處理核所共享；以及 一硬件信號量，由上述多個處理核的每一處理核在一非架構地址空間內讀取及寫入， 其中上述多個處理核的每一處理核被配置為寫入上述硬件信號量以請求上述資源的 所有權，并且由上述硬件信號量讀取并決定是否取得上述所有權；以及 上述多個處理核的每一處理核被配置為寫入上述硬件信號量以放棄上述資源的所有 權。2. 根據權利要求1所述的微處理器，其特征在于，上述資源包括一由上述多個處理核 所共享的高速緩沖存儲器。3. 根據權利要求2所述的微處理器，其特征在于，上述多個處理核的每一處理核被配 置為寫入及讀取上述硬件信號量直到取得上述多個處理核的每一處理核為止，在執行一高 速緩沖控制操作至上述共享高速緩沖存儲器之前已取得上述共享高速緩沖存儲器的所有 權。4. 根據權利要求3所述的微處理器，其特征在于，上述高速緩沖控制操作被執行至上 述共享高速緩沖存儲器包括由上述共享高速緩沖存儲器中的修改高速緩沖線寫回至系統 存儲器，以及使上述共享高速緩沖存儲器失效。5. 根據權利要求1所述的微處理器，其特征在于，上述資源包括一由上述多個處理核 的每一處理核讀取及寫入的非架構存儲器。6. 根據權利要求5所述的微處理器，其特征在于，上述非架構存儲器被配置為儲存一 可信賴平臺模組狀態，其中上述可信賴平臺模組在上述多個處理核的至多一處理核上的微 碼中于任一即時時間被執行。7. 根據權利要求6所述的微處理器，其特征在于，上述多個處理核的每一處理核由上 述非架構存儲器中讀取上述可信賴平臺模組狀態并開始執行上述可信賴平臺模組之前，先 經由上述硬件信號量取得儲存在上述非架構存儲器中的上述可信賴平臺模組狀態的所有 權。8. 根據權利要求1所述的微處理器，其特征在于，上述資源包括一控制暫存器，其中上 述控制暫存器控制上述多個處理核的每一處理核各自的一操作方面。9. 根據權利要求8所述的微處理器，其特征在于，在上述多個處理核的每一處理核更 新上述控制暫存器之前，先經由上述硬件信號量先取得上述控制暫存器的所有權。10. 根據權利要求9所述的微處理器，其特征在于，上述控制暫存器包括上述多個處理 核的每一處理核用以控制上述處理核的上述操作方面的一分開的各自欄位，其中僅上述處 理核更新上述各自欄位，但上述多...

【專利技術屬性】
技術研發人員：G·葛蘭·亨利，泰瑞·派克斯，
申請(專利權)人：威盛電子股份有限公司，
類型：發明
國別省市：中國臺灣;71