時序修正方法和電子裝置制造方法及圖紙

本發明專利技術提供了一種時序修正方法，包括：根據網表文件、第一時序約束文件以及寄生參數文件進行靜態時序分析以產生第一標準延遲文件和日志文件；透過第一腳本，根據所述日志文件判斷是否發生設計規則違例；當判斷所述設計規則違例發生時，透過所述第一腳本，產生違例組件列表，以及對應設計規則允許的最大設定值的第二時序約束文件；以及根據所述第二時序約束文件判斷是否修正時序路徑。

【技術實現步驟摘要】

本說明書主要有關于時序修正的技術，特別有關于通過設計的腳本，僅對發生違例的時序路徑進行修正的時序修正的技術。
技術介紹
在芯片設計過程中，為了保證實際生產出來的芯片可以在各種環境下都可以正常工作(即時序滿足要求)，芯片設計者會利用靜態時序分析工具(Static Timing Analysistool，STA tool)和工廠所提供的工藝文件(process file)來模擬設計在不同環境下的時序信息，進而評估設計是否滿足時序要求。芯片制造廠商為了保證設計與制造的時序一致性，會向芯片設計人員提供相關的設計規則(如信號轉換最大時間)，這些規則描述了時序相關的電學參數的工藝邊界條件(boundary condit1n)。一旦設計中的電路有組件超出這些規則值，S卩為設計規則違例(design rule v1lat1n)，此時靜態時序工具會無法根據工廠提供的處理文件算出違例組件的準確延遲信息。這種設計規則違例并不會影響生產制造，只是會影響實際的芯片的時序上與設計的一致性，舉例來說，實際芯片工作頻率無法與設計相匹配。所以在流片(Tape Out)之前我們除了保證時序上達到設計需求之外，還需要保證每個組件延遲信息的準確性，這樣靜態時序分析工具算出來的結果才可以被信任。時序檢查(timing checks)分為兩類:建立時間檢查和保持時間檢查。組件的延遲信息受輸入信號轉換時間、工藝條件、工作溫度和工作電壓的影響，當工作溫度越低、工作電壓越低、工藝條件越差時，組件轉換時間越長且延遲時間越長，建立時間檢查便越難以滿足，但保持時間檢查卻越容易滿足。所以會在工藝條件較差且低溫低壓的條件下的模擬時序來做建立時間檢查，在工藝條件較好且高溫高壓的條件下做保持時間檢查。與此同時，還需要做設計規則檢查來確保模擬的準確性。在正常的設計流程里，會優先保證建立時間檢查滿足后再做保持時間檢查。現有的電子設計自動化(Electronic Design Automat1n,EDA)工具可以很好地自動化地滿足建立時間下的時序檢查和設計規則。但對于保持時間下的設計規則，電子設計自動化工具并沒有很好的解決方案。傳統的解決方法是優先利用插入緩沖器或者用放大器件尺寸的方法解決所有設計規則違例，待設計規則全部滿足后再修復時序違例。然而，實際上并不是每個設計規則違例的組件都是有時序違例，有一些甚至是沒有時序檢查的。所以上述的方法就會導致插入大量的冗余組件，因而增加了芯片的功耗，甚至針對部分組件分布密集的設計會帶來時序上的惡化、延長芯片設計周期、增加芯片設計的成本。
技術實現思路
有鑒于上述先前技術的問題，本專利技術提供了通過設計的腳本，僅對發生違例的時序路徑進行修正的時序修正方法和電子裝置。根據本專利技術的一較佳實施例提供了一種時序修正方法。此時序修正方法的步驟包括:根據網表文件、第一時序約束文件以及寄生參數文件進行靜態時序分析以產生第一標準延遲文件和日志文件;透過第一腳本，根據所述日志文件判斷是否發生設計規則違例；當判斷所述設計規則違例發生時，透過所述第一腳本，產生違例組件列表，以及對應設計規則允許的最大設定值的第二時序約束文件；以及根據所述第二時序約束文件判斷是否修正時序路徑。在一些實施例中此方法還包括，透過所述第一腳本，將所述設計規則的參數設定為所述最大設定值，以產生所述第二時序約束文件。在一些實施例中此方法還包括，根據所述第二時序約束文件、所述網表文件、所述第一時序約束文件以及所述寄生參數文件進行所述靜態時序分析以產生第二標準延遲文件。在一些實施例中此方法還包括，透過第二腳本，根據所述第一標準延遲文件、所述第二標準延遲文件以及所述違例組件列表產生第三標準延遲文件。在一些實施例中此方法還包括，透過所述第二腳本，比較所述第一標準延遲文件和所述第二標準延遲文件，以過濾出僅包含重新標定組件延遲信息的標準延遲文件作為所述第三標準延遲文件。在一些實施例中此方法還包括，根據所述第一標準延遲文件、所述第三標準延遲文件、所述網表文件、所述第一時序約束文件進行所述靜態時序分析以判斷是否產生時序違例；以及當所述時序違例發生時，修正發生違例的所述時序路徑。根據本專利技術的另一較佳實施例提供了一種電子裝置。此電子裝置包括處理器。所述處理器用以根據網表文件、第一時序約束文件以及寄生參數文件進行靜態時序分析以產生第一標準延遲文件和日志文件，以及透過第一腳本，根據所述日志文件判斷是否發生設計規則違例。當所述處理器判斷所述設計規則違例發生時，所述處理器透過所述第一腳本產生違例組件列表，以及對應設計規則允許的最大設定值的第二時序約束文件，且所述處理器根據所述第二時序約束文件判斷是否修正時序路徑。在一些實施例中，所述處理器透過所述第一腳本，將所述設計規則的參數設定為所述最大設定值，以產生所述第二時序約束文件。在一些實施例中，所述處理器根據所述第二時序約束文件、所述網表文件、所述第一時序約束文件以及所述寄生參數文件進行所述靜態時序分析以產生第二標準延遲文件。在一些實施例中，所述處理器透過第二腳本，根據所述第一標準延遲文件、所述第二標準延遲文件以及所述違例組件列表產生第三標準延遲文件。在一些實施例中，所述處理器透過所述第二腳本，比較所述第一標準延遲文件和所述第二標準延遲文件，以過濾出僅包含重新標定組件延遲信息的標準延遲文件以作為所述第三標準延遲文件。在一些實施例中，所述處理器根據所述第一標準延遲文件、所述第三標準延遲文件、所述網表文件、所述第一時序約束文件進行所述靜態時序分析以判斷是否產生一時序違例，以及其中當所述時序違例發生時，所述處理器修正發生違例的所述時序路徑。關于本專利技術其他附加的特征與優點，此領域的熟習技術人士，在不脫離本專利技術的精神和范圍內，當可根據本案實施方法中所揭露的執行聯系程序的裝置以及方法，做些許的更動與潤飾而得到。【附圖說明】圖1為顯示根據本專利技術的一實施例所述的電子裝置100的方塊圖；圖2為根據本專利技術一實施例所述的時序修正方法的流程圖200;圖3為根據本專利技術另一實施例所述的時序修正方法的流程圖300。【具體實施方式】本章節所敘述的是實施本專利技術的最佳方式，目的在于說明本專利技術的精神而非用以限定本專利技術的保護范圍，本專利技術的保護范圍當視權利要求書所界定的為準。圖1為顯示根據本專利技術的一實施例所述的電子裝置100的方塊圖。電子裝置100適用于集成電路設計的電子設計自動化(Electronic Design Automat1n，EDA)工具與模擬工具。電子裝置100透過電子設計自動化(EDA)工具，可對電路操作進行仿真。如圖1所示，電子裝置100中包含處理器110以及儲存裝置120。在圖1中的方塊圖，僅是為了方便說明本專利技術的實施例，但本專利技術并不以此為限。根據本專利技術的一實施例，當在進行芯片的時序檢查時，處理器110會先根據網表文件、第一時序約束文件以及寄生參數文件進行靜態時序分析(Static Timing Analysis,STA)，以產生第一標準延遲文件和日志文件(log f ile)。在靜態時序分析中，網表文件中會提供電路間的邏輯連接關系，包括模塊的實例、線網以及電學屬性。第一時序約束文件中則定義了芯片工作的時序，以及相應的約束條件，寄生參數文件記錄了電路的寄生參數，寄生參數本文檔來自技高網...

【技術保護點】
一種時序修正方法，其特征在于，包括：根據網表文件、第一時序約束文件以及寄生參數文件進行靜態時序分析以產生第一標準延遲文件和日志文件；透過第一腳本，根據所述日志文件判斷是否發生設計規則違例；當判斷所述設計規則違例發生時，透過所述第一腳本，產生違例組件列表，以及對應設計規則允許的最大設定值的第二時序約束文件；以及根據所述第二時序約束文件判斷是否修正時序路徑。

【技術特征摘要】

【專利技術屬性】
技術研發人員：辛玲，李冰，林哲民，李翊，
申請(專利權)人：上海兆芯集成電路有限公司，
類型：發明
國別省市：上海;31