一種超低溫漂高電源抑制比帶隙基準電壓源制造技術
【技術實現步驟摘要】
專利
本專利技術屬于電子電路
,涉及模擬集成電路設計領域，特別涉及一種超低溫漂高電源抑制比帶隙基準電壓源。
技術介紹
帶隙基準電路在集成電路中是一個非常重要的基本單元模塊。該模塊為系統提供直流參考電壓，廣泛的應用在轉換器、鎖相環及電源管理類芯片中。其溫度系數以及抗電源噪聲能力很大程度上影響了系統中其他電路的性能，這就要求提高帶隙基準的精度以及穩定性，是模擬集成電路系統設計中的重點和難點。圖1為基本的帶隙基準電路結構，提供對溫度、電源電壓不敏感的基準電壓以及PTAT基準電流。其基本思路是利用三極管的溫度特性將具有負溫度系數的基極發射極電壓VBE與具有正溫度系數的基極發射極電壓差ΔVBE以不同權重相加，得到接近于零溫度系數的基準電壓。PTAT電流為ΔVBE產生的與絕對溫度成正比的偏置電流。其公式分別為：其中，VBE1是PNP三極管Q1的基極發射極電壓，k是玻爾茲曼常數，T是絕對溫度，q是單位電荷電量，N為Q2與Q1晶體管并聯個數之比，R2、R0分別為圖1中所示電阻。圖1傳統電路得到的輸出電壓與溫度關系為開口向上或向下的拋物線，只有一階補償，溫漂較大，另外由于工藝、失調等原因使得電路參數變化影響正常工作。因此需要優化電路結構，設計低溫度系數和高電源抑制比的帶隙基準電壓源。
技術實現思路
本專利技術的目的在于解決一階補償溫度系數較大和對電源噪聲抑制較差的問題，提出了一種超低溫漂高電源抑制比帶隙基準電壓源電路。為實現上述目的，本專利技術采用的技術方案為，一種超低溫漂高電源抑制比帶隙基準電壓源，其原理在于，利用與溫度有關的電阻比值，通過調節電阻比值消除三極管基極發射...
【技術保護點】
一種超低溫漂高電源抑制比帶隙基準電壓源，其特征在于：利用與溫度有關的電阻比值，通過調節電阻比值消除三極管基極發射極電壓VBE溫度系數的非線性，大大降低帶隙基準電壓的溫度系數；為提高電源抑制比，增加PSRR即電源抑制比增強支路，并運用反饋環路產生與電源電壓基本無關的獨立電流源間接提供次電源電壓，隔離電源上噪聲帶來的影響，以提高電源抑制比；整體電路包括獨立電流源電路、偏置電路、帶隙核心電路和PSRR增強支路；其中，獨立電流源電路包括：PMOS管MP1、MP2、MP3，NMOS管MN1，運算放大器AMP，電阻R0；偏置電路包括PMOS管MB1、MB2、MB3、MB4，NMOS管MB5、MB6和電阻RB；帶隙核心電路包括PMOS管MP6、MP7、MP8、MP9、MP13、MP14、MP15、MP16，NMOS管MN7、MN8、MN9，電阻R1a、R1b、R2a、R2b、R3，PNP三極管Q1、Q2，補償電容Cc和補償電阻Rc；PSRR增強支路包括PMOS管MP4、MP5、NMOS管MN2；具體連接如下：PMOS管MP1、MP2源極接電源電壓VDD，PMOS管MP1、MP2柵極相連并接運算放大器...
【技術特征摘要】
1.一種超低溫漂高電源抑制比帶隙基準電壓源，其特征在于：利用與溫度有關的電阻比值，通過調節電阻比值消除三極管基極發射極電壓VBE溫度系數的非線性，大大降低帶隙基準電壓的溫度系數；為提高電源抑制比，增加PSRR即電源抑制比增強支路，并運用反饋環路產生與電源電壓基本無關的獨立電流源間接提供次電源電壓，隔離電源上噪聲帶來的影響，以提高電源抑制比；整體電路包括獨立電流源電路、偏置電路、帶隙核心電路和PSRR增強支路；其中，獨立電流源電路包括：PMOS管MP1、MP2、MP3，NMOS管MN1，運算放大器AMP，電阻R0；偏置電路包括PMOS管MB1、MB2、MB3、MB4，NMOS管MB5、MB6和電阻RB；帶隙核心電路包括PMOS管MP6、MP7、MP8、MP9、MP13、MP14、MP15、MP16，NMOS管MN7、MN8、MN9，電阻R1a、R1b、R2a、R2b、R3，PNP三極管Q1、Q2，補償電容Cc和補償電阻Rc；PSRR增強支路包括PMOS管MP4、MP5、NMOS管MN2；具體連接如下：PMOS管MP1、MP2源極接電源電壓VDD，PMOS管MP1、MP2柵極相連并接運算放大器AMP的輸出端VO1，NMOS管MN1漏極接PMOS管MP1漏極和運算放大器AMP1的反向輸入端Vin1-，NMOS管MN1柵極接PMOS管MP2漏極、PMOS管MP3源極和運算放大器AMP正向輸入端Vin1+即等效次電壓VDDL，PMOS管MP3漏極接地VSS，PMOS管MP3柵極與NMOS管MN2柵極相連接帶隙核心電路中運算放大器的輸出端VO2，電阻R0一端接NMOS管源極，電阻R0另一端接地VSS，流過電流為獨立電流；PMOS管MB1、MB2源極相連接VDDL，PMOS管MB2柵極相連接PMOS管MB4源極產生偏置電壓Vb1，PMOS管MB1漏極接PMOS管MB3源極，PMOS管MB3、MB4柵極相連接PMOS管MB4漏極，電阻RB一端接PMOS管MB3漏極和NMOS管MB5柵極，電阻RB另一端接NMOS管MB6柵極和NMOS管MB5漏極，NMOS管MB5源極與NMOS管MB6源極相連接地，NMOS管MB6漏極接PMOS管MB4漏極；PMOS管MP6、MP7的源極相連接VDDL，PMOS管MP6、MP7的柵極相連接PMOS管MP6的漏極，PMOS管MP8的源極接PMOS管MP8的漏極，PMOS管MP9的源極接PMOS管MP7的漏極，電阻R1a一端接PMOS管MP8的漏極，電阻R1a另一端接電阻R2a一端,電阻R2a另一端接電阻R3一端和PMOS管MP14柵極即運算放大器正向輸入端Vin2+，電阻R1b一端接PMOS管MP9漏極即輸出電壓VREF，電阻R1b另一端接電阻R2b一端，電阻R2b另一端接PMOS管MP15柵極即運算放大器反向輸入端Vin2-和三極管Q2發射極，電阻R3另一端接三極管Q1的發射極，三極管Q1、Q2的集電極和基極相連并都接地，PMOS管MP14、MP15源極相連接PMOS管MP13漏極，PMOS管MP13源極與PMOS管MP16源極相連接VDDL，PMOS管MP15、MP16柵極相連接偏置電路的偏置電壓Vb1，NMOS管MN7、MN8柵極相連接NMOS管MN7漏極和PMOS管MP14漏極，NMOS管MN8、MN7、MN9源極相連接地，NMOS管MN9柵極接NMOS管MN8漏極和PMOS管MP15漏極與電容Cc一端相連，電容Cc另一端接電阻Rc一端，電阻Rc另一端接NMOS管MN9漏極和PMOS管MN16漏極，為運放輸出端Vo2；NMOS管MN2漏極接地，PMOS管MP5柵極與本身漏極和NMOS管MN2的漏極相連并接PMOS管MP8和MP9的相連柵極，PMOS管MP4的柵極與本身漏極相連并接PMOS管MP5的源極，PMOS管MP4源極接VDDL。2.根據權利要求1所述的一種超低溫漂高電源抑制比帶隙基準電壓源，其特征在于：所述獨立電流源電路，運放鉗位MP1、MP2漏極電壓，使兩條支路電流與其寬長比之比成比例，電流源接收帶隙核心電路產生的反饋信號，具有很高的電源獨立性，屏蔽電源電壓噪聲對帶隙核心電路的影響，產生與電源電壓基本無關的電流源為主體電路供電，提高整體電路的電源抑制比。3.根據權利要求1所述的一種超低溫漂高電源抑制比帶隙基準電壓源，其特征在于：所述偏置電路分析：主要由NMOS管MB5、MB6和電阻RB得到電流Ibias，由其電路結構得：VGS5-VGS6＝IbiasRB (1)其中，VGS5、VGS6分別為MB5、MB6管的柵源電壓；又NMOS管飽和區電流Isat公式為： I s a t = 1 2 μ n C o x W L ( V G S - V T H ) 2 - - - ( 2 ) ]]>其中，μn為NMOS管溝道遷移率，Cox為單位面積的柵氧化層電容，W為MOS管的寬，L為MOS管的長，VGS為MOS管柵源電壓，VTH為閾值電壓；由式(1)和式(2)，得偏置電流Ibias的表達式為： I b i a s = 2 μ n C o x R B 2 ( ( L W ) 5 - ( L W ) 6 ) - - - ( 3 ) ]]>其中，分別為NMOS管MB5、MB6的長寬比；通過表達式(3)可知，調節NMOS管MB5、MB6的寬長比可得一個與電源電壓無關的偏置電流，PMOS管MB1、MB2、MB3、MB4是共源共柵電流鏡結構，為1:1的電流鏡像，為帶隙核心電路中運放提供鏡像偏置電流。4.根據權利要求1所述的一種超低溫漂高電源抑制比帶隙基準電壓源，其特征在于：所述帶隙核心部分電路分析：傳統帶隙基準電壓源為一階補償，其輸出電壓VREF表達式為： V R E F = V B E 1 + k T q · l n N · R 2 R 0 - - - ( 4 ) ]]>其中晶體管VBE與溫度關系表達式為 V B E = V G ( T 0 ) + T ...
【專利技術屬性】
技術研發人員：彭曉宏，曲楊，耿淑琴，王岢，代田慧，王宇辰，
申請(專利權)人：北京工業大學，
類型：發明
國別省市：北京;11
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