半導體器件及其形成方法技術

本發明專利技術的實施例提供了一種半導體器件，包括：襯底；在襯底上設置的多個鰭結構；在多個鰭結構的每個上設置的多個第一應變材料；在多個第一應變材料的每個上分別形成的多個覆蓋層，其中，至少兩個覆蓋層彼此連接；在彼此連接的至少兩個覆蓋層上設置第二應變材料。本發明專利技術的實施例還提供了一種用于制造半導體器件的方法。

Semiconductor device and method of forming the same

The embodiment of the invention provides a semiconductor device includes a substrate; a plurality of fins arranged on the substrate; set in each of the plurality of fins on the structure of the first strain material; formed respectively in each of a plurality of first strain material on a covering layer, wherein at least two cover are connected to each other; in the setting of second strain material at least two covering layer are connected to each other. Embodiments of the present invention also provide a method for manufacturing a semiconductor device.

【技術實現步驟摘要】
半導體器件及其形成方法
本專利技術的實施例涉及半導體領域，更具體地涉及半導體器件及其形成方法。
技術介紹
在追求更高的器件密度、更高的性能和更低的成本中，隨著半導體工業已經進入到納米技術工藝節點，來自制造和設計問題的挑戰已經導致了諸如鰭式場效應晶體管（FinFET）的三維設計的發展。類似于平面晶體管，可以在FinFET的源極和漏極區域上形成源極和漏極硅化物。然而，由于FinFET的鰭通常較窄，可能發生電流擁擠。此外，接觸插塞很難落在鰭的源極/漏極部分上。因此，使用外延工藝在鰭上形成外延半導體層以增加它們的體積。通常的FinFET制造為具有通過例如蝕刻掉襯底的硅層的一部分來形成的從襯底延伸的薄垂直“鰭”（或鰭結構）。在該垂直鰭中形成FinFET的溝道。柵極提供在鰭上方（例如，圍繞鰭）。在溝道的兩側上具有柵極允許從兩側的溝道的柵極控制。發現利用選擇性地生長的硅鍺（SiGe）的FinFET的凹進的源極/漏極（S/D）部分中的應變材料可以增強載流子遷移率。應力效應改善通過溝道的電荷遷移率，從而改善器件性能。然而，在互補金屬氧化物半導體（CMOS）制造中實施這樣的部件和工藝存在挑戰。例如，應變材料體積是增加溝道應變的關鍵因素之一，并且它由鰭臨界尺寸、鰭輪廓和鰭間距限制。為了增強器件，應變材料體積優選地盡可能地大。因此，需要改善的器件和用于制造應變結構的方法。
技術實現思路
本專利技術的實施例提供了一種半導體器件，包括：襯底；多個鰭結構，設置在所述襯底上；多個第一應變材料，設置在所述多個鰭結構的每個上；多個覆蓋層，分別形成在所述多個第一應變材料的每個上，其中，至少兩個覆蓋層彼此連接；以及第二應變材料，設置在彼此連接的所述至少兩個覆蓋層上。本專利技術的實施例還提供了一種用于制造半導體器件的方法，包括：在襯底上形成多個鰭結構；在所述多個鰭結構的每個上分別形成多個第一應變材料；在所述多個第一應變材料的每個上分別形成多個覆蓋層，其中，所述第一應變材料上的至少兩個覆蓋層形成至足夠的厚度以彼此連接；以及在彼此連接的所述至少兩個覆蓋層上形成第二應變材料。本專利技術的實施例還提供了一種半導體器件，包括：襯底；設置在所述襯底的第一區域上的多個第一鰭結構、和設置在所述襯底的第二區域上的多個第二鰭結構，其中，所述第一鰭結構的第一間距小于所述第二鰭結構的第二間距；多個第一應變材料，分別設置在所述多個第一鰭結構的每個和所述多個第二鰭結構的每個上；多個覆蓋層，分別設置在所述多個第一應變材料的每個上，其中，所述覆蓋層在所述第一區域處彼此連接；以及多個第二應變材料，設置在所述多個覆蓋層上。附圖說明當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本專利技術的實施例。應該強調的是，根據工業中的標準實踐，對各種部件沒有按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或縮小。圖1是根據本專利技術的實施例的用于制造半導體器件的方法的流程圖。圖2至圖7是根據一些實施例的半導體器件制造中的中間階段的截面圖。具體實施方式以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本專利技術。當然，這些僅僅是實例，而不旨在限制本專利技術。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本專利技術可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以便于描述如圖所示的一個元件或部件與另一元件或部件的關系。類似地，本文可以使用諸如“前側”和“背側”的術語以更易于識別各個組件，并且例如，可以識別位于另一組件的相對側上的那些組件。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向（旋轉90度或在其他方位上），而在此使用的空間相對描述符可以同樣地作相應的解釋。根據各個實施例，提供了鰭式場效應晶體管（FinFET）及其形成方法。示出了形成FinFET的中間階段。在使用后柵極工藝形成的FinFET的背景下討論本文所討論的一些實施例。在其他實施例中，可以使用先柵極工藝。討論實施例的一些變型。本領域的普通技術人員將容易理解，可以進行其他修改，這些都包含在其他實施例的范圍內。盡管以特定的順序討論方法實施例，但是可以以任何邏輯順序執行各個其他的方法實施例，并且可以包括比本文所描述的更少或更多的步驟。在具體地描述所示出的實施例之前，通常描述本專利技術公開的實施例的特定優勢部件和實施例。一般地說，本專利技術是半導體器件及其形成方法以提供簡單和成本效益好的工藝流程，從而利用選擇性地生長硅鍺（SiGe）在FinFET的凹進的源極/漏極（S/D）部分中實現應變材料以增強載流子遷移率。應力效應改善通過溝道的電荷遷移率，從而提高器件性能。具體地，諸如以下公開的那些實施例包括用于半導體器件的應變材料的增加的體積以實現性能改善和增強。應變材料的體積由鰭CD（臨界尺寸）、鰭輪廓和鰭間距限制。為了增強器件，應變材料的體積應該盡可能地大；然而，對于存儲區域，增加的體積將導致兩個鄰近存儲器件的不期望的連接，從而減小產量。因此，通常在器件區域的性能改善和存儲區域的產品產量之間進行取舍（trade-off）。為了減少該取舍，在本專利技術的一些實施例中，為了改善性能而增加器件區域中的應變材料的體積，同時為了提高產量而抑制存儲區域中的應變材料的體積以避免不期望的連接。圖1是根據本專利技術的實施例的用于制造半導體器件的方法的流程圖。圖2至圖5是根據本專利技術的一些實施例的半導體器件制造中的中間階段的截面圖。圖6至圖7是根據本專利技術的一些實施例的半導體器件的實施例的截面圖。參考圖1至圖6共同地描述方法100和半導體200。應該理解，在方法100之前、期間和之后可以提供附加的步驟，并且對于方法的其他實施例，可以代替或去除所描述的一些步驟。用于制造半導體器件200的方法100開始于步驟110，其中，提供了包括第一區域210和第二區域220的襯底230。在一些實施例中，第一區域210是器件區域且第二區域是存儲區域，諸如靜態隨機存取存儲器（SRAM）區域。如圖2所示，半導體200包括襯底230。襯底230可以是塊狀硅襯底。可選地，襯底230可包括：元素半導體，諸如晶體結構的硅或鍺；化合物半導體，諸如硅鍺、碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；或它們的組合。可能的襯底230還包括絕緣體上硅（SOI）襯底。使用注氧隔離（SIMOX）、晶圓接合和/或其他合適的方法制造SOI襯底。此外，襯底230可摻雜有p型或n型雜質。摻雜區摻雜有諸如硼或BF2的p型摻雜劑；諸如磷或砷的n型摻雜劑；或它們的組合。根據本領域中已知的設計需要（如，p型阱或n型阱），襯底230可以包括各個摻雜區域。可以在襯底230上以P阱結構、N阱結構、雙阱結構的形式，或使用凸起結構直接形成摻雜區域。半導體襯底230還可以包括各個有源區域，諸如配置為用本文檔來自技高網...

【技術保護點】
一種半導體器件，包括：襯底；多個鰭結構，設置在所述襯底上；多個第一應變材料，設置在所述多個鰭結構的每個上；多個覆蓋層，分別形成在所述多個第一應變材料的每個上，其中，至少兩個覆蓋層彼此連接；以及第二應變材料，設置在彼此連接的所述至少兩個覆蓋層上。

【技術特征摘要】
2015.10.28 US 14/925,6701.一種半導體器件，包括：襯底；多個鰭結構，設置在所述襯底上；多個第一應變材...

【專利技術屬性】
技術研發人員：張智強，宋學昌，李昆穆，游明華，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：中國臺灣,71