降低SOI襯底電容效應的襯底結構及其制備方法技術

本發明專利技術提出了一種降低SOI襯底電容效應的襯底結構及其制備方法，在SOI襯底中形成淺溝槽隔離，并形成溝槽貫穿所述淺溝槽隔離及氧化層，在溝槽中形成富陷阱層，使其與襯底相連，富陷阱層能夠進行自由載流子的捕獲，避免造成SOI襯底電容特性異常；此外，富陷阱層與柵極可以同時形成，能夠降低制作成本。

Substrate structure for reducing capacitance effect of SOI substrate and preparation method thereof

The invention provides a method for reducing SOI substrate capacitance effect of substrate structure and preparation method thereof, forming a shallow trench isolation on SOI substrate, and forming a trench through the shallow trench isolation and the oxide layer, forming the rich trap layer in the trench, which connected to the substrate, the rich layer can trap capture free carrier, to avoid abnormal SOI substrate capacitance characteristics; in addition, the rich trap layer and the grid can be formed at the same time, can reduce the production cost.

【技術實現步驟摘要】
降低SOI襯底電容效應的襯底結構及其制備方法
本專利技術涉及半導體制造領域，尤其涉及一種降低SOI襯底電容效應的襯底結構及其制備方法。
技術介紹
絕緣體上硅(SOI)技術在90年代后期首次被商業化。絕緣體上硅SOI技術的定義性特性是其內形成電路的半導體區與體襯底被電絕緣層隔離。將電路與體襯底隔離的一個優點是寄生電容顯著減小，寄生電容允許達到更理想的功率-速度性能水平。因此，SOI結構對于高頻應用，比如射頻(RF)通信電路而言尤其有吸引力。由于消費者的需求加劇了RF通信電路所面臨的功率限制，因此SOI技術的重要性持續增加。通常情況下，器件的金屬連線會形成在SOI襯底上，這就使SOI襯底構成了一電容結構。當對器件進行施加電壓或電流信號時，SOI襯底構成的電容便會影響其電容特性，導致輸出信號被扭曲。現有技術中，為了解決上述問題，通常會使用富陷阱層SOI襯底。具體的，請參考圖1，其包括硅襯底10，形成在硅襯底10表面的富陷阱層20，形成在富陷阱層20表面的氧化層30以及形成在氧化層30表面的頂層硅40。其中，后續會在頂層硅40上形成器件以及金屬連線。所述富陷阱層20材質為未摻雜的多晶硅，其具有較多的懸浮鍵，從而能夠在頂層硅40金屬連線中具有電流時，降低其與富陷阱層SOI襯底之間的電容影響，從而使其電容特性穩定，避免輸出信號被扭曲。然而，富陷阱層SOI襯底的造價十分昂貴，使用其進行量產會極大的增加制作成本。
技術實現思路
本專利技術的目的在于提供一種降低SOI襯底電容效應的襯底結構及其制備方法，能夠降低SOI襯底的電容效應，并且制作簡單，成本低廉。為了實現上述目的，本專利技術提出了一種降低SOI襯底電容效應的襯底結構，包括：襯底、氧化層、頂層硅、淺溝槽隔離、溝槽及富陷阱層；其中，所述氧化層形成在所述襯底表面，所述頂層硅及淺溝槽隔離均形成在所述氧化層表面，所述溝槽貫穿所述淺溝槽隔離及氧化層，暴露出部分所述襯底，所述富陷阱層填充于所述溝槽內，所述富陷阱層的厚度小于所述溝槽的深度。進一步的，在所述的降低SOI襯底電容效應的襯底結構中，所述溝槽的寬度小于等于所述富陷阱層的厚度的2倍。進一步的，在所述的降低SOI襯底電容效應的襯底結構中，所述溝槽為多個平行排列的條狀溝槽。進一步的，在所述的降低SOI襯底電容效應的襯底結構中，所述溝槽為多個垂直交錯排列的網格狀溝槽。進一步的，在所述的降低SOI襯底電容效應的襯底結構中，所述富陷阱層為未摻雜的多晶硅。在本實施例中，還提出了一種降低SOI襯底電容效應的襯底結構的制備方法，用于制備如上文所述的降低SOI襯底電容效應的襯底結構，包括步驟：提供SOI襯底，所述SOI襯底包括襯底，形成在所述襯底上的氧化層及形成在所述氧化層上的頂層硅；刻蝕所述頂層硅，暴露出所述部分氧化層，并在暴露出的氧化層表面形成淺溝槽隔離；在所述頂層硅表面形成柵氧化層；依次刻蝕所述淺溝槽隔離和氧化層，形成溝槽；在所述溝槽中，所述柵氧化層和淺溝槽隔離表面形成富陷阱層；刻蝕所述富陷阱層，在所述柵氧化層表面形成柵極，并使所述溝槽中殘留部分富陷阱層。進一步的，在所述的降低SOI襯底電容效應的襯底結構的制備方法中，所述淺溝槽隔離材質為二氧化硅。進一步的，在所述的降低SOI襯底電容效應的襯底結構的制備方法中，所述溝槽的深度小于等于所述富陷阱層的厚度的2倍。進一步的，在所述的降低SOI襯底電容效應的襯底結構的制備方法中，所述溝槽為多個平行排列的條狀溝槽。進一步的，在所述的降低SOI襯底電容效應的襯底結構的制備方法中，所述溝槽為多個垂直交錯排列的網格狀溝槽。進一步的，在所述的降低SOI襯底電容效應的襯底結構的制備方法中，所述富陷阱層為未摻雜的多晶硅。與現有技術相比，本專利技術的有益效果主要體現在：在SOI襯底中形成淺溝槽隔離，并形成溝槽貫穿所述淺溝槽隔離及氧化層，在溝槽中形成富陷阱層，使其與襯底相連，富陷阱層能夠進行自由載流子的捕獲，避免造成SOI襯底電容特性異常；此外，富陷阱層與柵極可以同時形成，能夠降低制作成本。附圖說明圖1為現有技術中富陷阱層SOI襯底的結構示意圖；圖2至圖4為本專利技術一實施例中降低SOI襯底電容效應的襯底結構的制備過程剖面示意圖；圖5和圖6為溝槽不同的降低SOI襯底電容效應的襯底結構的俯視圖。具體實施方式下面將結合示意圖對本專利技術的降低SOI襯底電容效應的襯底結構及其制備方法進行更詳細的描述，其中表示了本專利技術的優選實施例，應該理解本領域技術人員可以修改在此描述的本專利技術，而仍然實現本專利技術的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本專利技術的限制。為了清楚，不描述實際實施例的全部特征。在下列描述中，不詳細描述公知的功能和結構，因為它們會使本專利技術由于不必要的細節而混亂。應當認為在任何實際實施例的開發中，必須做出大量實施細節以實現開發者的特定目標，例如按照有關系統或有關商業的限制，由一個實施例改變為另一個實施例。另外，應當認為這種開發工作可能是復雜和耗費時間的，但是對于本領域技術人員來說僅僅是常規工作。在下列段落中參照附圖以舉例方式更具體地描述本專利技術。根據下面說明和權利要求書，本專利技術的優點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本專利技術實施例的目的。請參考圖2至圖4，在本實施例中，提出了一種降低SOI襯底電容效應的襯底結構，包括：襯底100、氧化層200、頂層硅600、淺溝槽隔離300、溝槽400及富陷阱層700；其中，所述氧化層200形成在所述襯底100表面，所述頂層硅600及淺溝槽隔離300均形成在所述氧化層200表面，所述溝槽400貫穿所述淺溝槽隔離300及氧化層200，暴露出部分所述襯底100，所述富陷阱層700填充于所述溝槽400內，所述富陷阱層700的厚度小于所述溝槽400的深度。具體的，所述溝槽400的寬度a小于等于所述富陷阱層的厚度的2倍，從而可以方便富陷阱層700填充在所述溝槽400內。請參考圖5，所述溝槽400為多個平行排列的條狀溝槽，多個溝槽400中均填充富陷阱層700，從而能夠更好的避免SOI襯底電容特性的影響。除此之外，請參考圖6，所述溝槽400還可以為多個垂直交錯排列的網格狀溝槽。在本實施例中，所述富陷阱層700為未摻雜的多晶硅。在本實施例的另一方面還提出了一種降低SOI襯底電容效應的襯底結構的制備方法，用于制備如上文所述的降低SOI襯底電容效應的襯底結構，包括步驟：提供SOI襯底，所述SOI襯底包括襯底100，形成在所述襯底100上的氧化層200及形成在所述氧化層200上的頂層硅600；刻蝕所述頂層硅600，暴露出所述部分氧化層200，并在暴露出的氧化層200表面形成淺溝槽隔離300；在所述頂層硅600表面形成柵氧化層500；依次刻蝕所述淺溝槽隔離300和氧化層200，形成溝槽400；在所述溝槽400中，所述柵氧化層500和淺溝槽隔離300表面形成富陷阱層700；刻蝕所述富陷阱層700，在所述柵氧化層500表面形成柵極710，并使所述溝槽400中殘留部分富陷阱層700。當進行刻蝕時，只需要使用一道光罩，以形成柵極710即可，對于溝槽400中的富陷阱層700并不需要額外的光罩，因為，刻蝕時，溝槽400內刻蝕速本文檔來自技高網...

【技術保護點】
一種降低SOI襯底電容效應的襯底結構，其特征在于，包括：襯底、氧化層、頂層硅、淺溝槽隔離、溝槽及富陷阱層；其中，所述氧化層形成在所述襯底表面，所述頂層硅及淺溝槽隔離均形成在所述氧化層表面，所述溝槽貫穿所述淺溝槽隔離及氧化層，暴露出部分所述襯底，所述富陷阱層填充于所述溝槽內，所述富陷阱層的厚度小于所述溝槽的深度。

【技術特征摘要】
1.一種降低SOI襯底電容效應的襯底結構，其特征在于，包括：襯底、氧化層、頂層硅、淺溝槽隔離、溝槽及富陷阱層；其中，所述氧化層形成在所述襯底表面，所述頂層硅及淺溝槽隔離均形成在所述氧化層表面，所述溝槽貫穿所述淺溝槽隔離及氧化層，暴露出部分所述襯底，所述富陷阱層填充于所述溝槽內，所述富陷阱層的厚度小于所述溝槽的深度。2.如權利要求1所述的降低SOI襯底電容效應的襯底結構，其特征在于，所述溝槽的寬度小于等于所述富陷阱層的厚度的2倍。3.如權利要求1所述的降低SOI襯底電容效應的襯底結構，其特征在于，所述溝槽為多個平行排列的條狀溝槽。4.如權利要求1所述的降低SOI襯底電容效應的襯底結構，其特征在于，所述溝槽為多個垂直交錯排列的網格狀溝槽。5.如權利要求1所述的降低SOI襯底電容效應的襯底結構，其特征在于，所述富陷阱層為未摻雜的多晶硅。6.一種降低SOI襯底電容效應的襯底結構的制備方法，用于制備如權利要求1中所述的降低SOI襯底電容效應的襯底結構，其特征在于，包括步驟：提供SOI襯底，所...

【專利技術屬性】
技術研發人員：劉張李，
申請(專利權)人：上海華虹宏力半導體制造有限公司，
類型：發明
國別省市：上海,31