用于高壓ESD保護的高維持電流LDMOS結構制造技術

本發明專利技術提供一種用于高壓ESD保護的高維持電流LDMOS結構，包括P型襯底、NWELL區、NP接觸區、P型襯底表面的薄柵氧化層、多晶硅柵電極、P襯底表面注入的NP源極接觸區、PP襯底、NTOP層，NTOP層左邊緣與NP接觸區右邊緣的距離為D1，NTOP層右邊緣與NWELL區右邊緣的間距為D2，通過調整D1來調節器件的維持電流，通過調節D2來調節器件的觸發電壓，本發明專利技術提出LDMOS器件可以在工藝不改變的情況下通過NTOP層的位置來調節觸發電壓；NTOP層位置的改變一方面能夠調整觸發電壓，另一方面可以提高維持電流從而避免閂鎖效應；NTOP層的存在能夠改變電流分布，提高器件在ESD脈沖電流下的魯棒性。

High sustaining current LDMOS structure for high voltage ESD protection

The present invention provides a method for maintaining high current LDMOS high voltage ESD protection, including P, NWELL, NP type substrate contact area and the P type substrate surface of thin gate oxide layer, a polysilicon gate electrode, the surface of P substrate injected NP source electrode contact area, PP substrate, NTOP layer, NTOP layer and the left edge of the NP contact zone right edge distance is D1, NTOP and NWELL layer of the right edge of the right edge of the distance is D2, by adjusting the D1 to maintain the current regulation device, by adjusting the D2 to adjust the trigger voltage of the device, the invention provides LDMOS devices through the NTOP layer position in the process does not change the situation to adjust trigger voltage; NTOP layer position change on the one hand to adjust the trigger voltage, on the other hand, can improve the maintenance current so as to avoid the latch up effect; NTOP coating can change the current distribution, improve the device in ESD pulse current Robustness.

【技術實現步驟摘要】
用于高壓ESD保護的高維持電流LDMOS結構
本專利技術屬于電子科學與
，主要用于靜電泄放(ElectroStaticDischarge，簡稱為ESD)防護技術，具體的說是涉及一種用于高壓ESD保護的高維持電流LDMOS結構。
技術介紹
ESD即靜電泄放，是自然界普遍存在的現象。ESD存在于人們日常生活的各個角落。而就是這樣習以為常的電學現象對于精密的集成電路來講卻是致命的威脅。對于高壓集成電路，由于類閂鎖效應的存在，LDMOS結構(圖1所示)通常不能夠直接用于其中。而如通過一些方式將LDMOS的維持電壓提升至VDD電壓以上，雖然能夠帶來閂鎖免疫，但同時也會提高器件在開態承受的電壓，再加上大電流下克爾克效應的影響，LDMOS會很快產生不可逆的損毀。研究結果表明，提高維持電流能夠在一定程度上代替提高維持電壓解決器件的類閂鎖問題。當ESD脈沖過后，若產生的閂鎖電流無法保證ESD器件的最低維持電流要求，閂鎖效應將不會產生。根據此，本專利技術提出一種用于高壓ESD保護的高維持電流LDMOS結構。該結構通過一層高濃度ntop層，實現了在不改變工藝的條件下觸發電壓/維持電流可調，電流分布均勻，ESD魯棒性高等特點。
技術實現思路
鑒于以上所述現有技術的缺點，本專利技術要解決的問題是：提供一種用于高壓ESD保護的高維持電流LDMOS結構，在工藝一定的情況下，實現ESD器件的準確及快速的觸發(觸發電壓合適)，高的維持電流，高的二次擊穿電流。為實現上述專利技術目的，本專利技術技術方案如下：一種用于高壓ESD保護的高維持電流LDMOS結構，包括P型襯底、位于P型襯底表面的NWELL區、位于NWELL區內部的NP接觸區、與NWELL區右側相切的P型襯底表面的薄柵氧化層、位于薄柵氧化層上方的多晶硅柵電極、與薄柵氧化層右側相切的P襯底表面注入的NP源極接觸區、與NP源極接觸區右側相切的PP襯底、位于NWELL區內部NP接觸區右側的NTOP層，NTOP層左邊緣與NP接觸區右邊緣的距離為D1，NTOP層右邊緣與NWELL區右邊緣的間距為D2，通過調整D1來調節器件的維持電流，通過調節D2來調節器件的觸發電壓，NP接觸區與金屬相連形成漏級金屬；多晶硅柵電極、NP源極接觸區、PP襯底用金屬相連構成器件源極，NP接觸區構成器件的陽極接觸，NP源極接觸區、PP襯底、多晶硅柵電極短接構成器件的陰極接觸。作為優選方式，所述NP接觸區替換為第一PP注入區，所述NP源極接觸區替換為第二PP注入區，所述NTOP層替換為PTOP層，所述PP襯底替換為襯底接觸NP區，所述NWELL區替換為PWELL區，所述P型襯底替換為N型襯底，所述第一PP注入區構成器件陰極接觸，第二PP注入區、襯底接觸NP區、多晶硅柵電極短接構成器件陽極接觸。作為優選方式，調整D1與D2均是通過調整工藝版圖中相應位置的間距來實現，D1越小導致維持電流上升，D2越小導致觸發電壓越低。本專利技術的工作原理為：當ESD電壓上升時，由于NTOP層的存在，器件擊穿結會由原來的NWELL/PSUB結變為NTOP-NWELL/PSUB結，由于NTOP層濃度較高，從而電場被阻斷，因此將會降低耐壓。而如果D2距離較遠，電場還沒有到達NTOP層就變為0，則擊穿電壓可以達到與LDMOS相近的水平。而ESD觸發電壓有很大一部分是由擊穿電壓構成，因此這就是觸發電壓可調的機理。由于發射區存在一定的結深，因此在發射區電流不是很大的情況下，發射區邊緣足以提供電子來維持器件開啟，這將導致大部分電流在進入集電區時從NTOP層低阻區流過而不會往NWELL區底部流動。雖然NTOP層是低阻，但是由于NTOP層面積很小，因此寄生NPN管的集電區收集效率很低，這將導致維持電壓升高。隨著ESD電流的增大，源區NP的邊緣部分無法提供足夠電子維持電流，這時NP的底部將會提供大量電子。由于此時維持電壓處于高維持電壓狀態，增大的電流將會逐漸由NTOP層轉移到維持電壓更低的NWELL區上去，逐漸的，需要高維持電壓的低阻路徑被關斷。器件維持電壓降低。但是此狀態必須是電流達到一定程度才會發生的，因此，如果電流不夠大，器件只能被維持在高維持電壓低阻狀態，基于此原理，維持電流被提高。本專利技術的有益效果為：本專利技術提出LDMOS器件可以在工藝不改變的情況下通過NTOP層的位置來調節觸發電壓；NTOP層位置的改變一方面能夠調整觸發電壓，另一方面可以提高維持電流從而避免閂鎖效應；NTOP層的存在能夠改變電流分布，提高器件在ESD脈沖電流下的魯棒性。附圖說明圖1為傳統LDMOS結構；圖2為本專利技術的結構示意圖；圖3實施例2的結構圖圖4為實施例1直流仿真示意圖；圖5為實施例1混合仿真示意圖；圖6為實施例1的DC仿真結果圖；圖7為實施例1的混合仿真結果圖；圖8為本專利技術在不同D1下的仿真結果；圖9為本專利技術在不同D2下的仿真結果。1為P型襯底，2為薄柵氧化層，3為多晶硅柵電極，4是N型襯底，10為NWELL區，11為NP接觸區，12為NP源極接觸區，13為NTOP層，20為PP襯底，21為第一PP注入區，22為第二PP注入區，23為PTOP層，24為PWELL區，25為襯底接觸NP區。具體實施方式以下通過特定的具體實例說明本專利技術的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本專利技術的其他優點與功效。本專利技術還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基于不同觀點與應用，在沒有背離本專利技術的精神下進行各種修飾或改變。實施例1如圖2所示，一種用于高壓ESD保護的高維持電流LDMOS結構，包括P型襯底1、位于P型襯底表面的NWELL區10、位于NWELL區內部的NP接觸區11、與NWELL區10右側相切的P型襯底表面的薄柵氧化層2、位于薄柵氧化層2上方的多晶硅柵電極3、與薄柵氧化層2右側相切的P襯底表面注入的NP源極接觸區12、與NP源極接觸區12右側相切的PP襯底20、位于NWELL區10內部NP接觸區11右側的NTOP層13，NTOP層13左邊緣與NP接觸區11右邊緣的距離為D1，NTOP層13右邊緣與NWELL區10右邊緣的間距為D2，通過調整D1來調節器件的維持電流，通過調節D2來調節器件的觸發電壓，NP接觸區11與金屬相連形成漏級金屬；多晶硅柵電極3、NP源極接觸區12、PP襯底20用金屬相連構成器件源極，NP接觸區11構成器件的陽極接觸，NP源極接觸區12、PP襯底20、多晶硅柵電極3短接構成器件的陰極接觸。調整D1與D2均是通過調整工藝版圖中相應位置的間距來實現，D1越小導致維持電流上升，D2越小導致觸發電壓越低。本實施例的工作原理為：當ESD電壓上升時，由于NTOP層的存在，器件擊穿結會由原來的NWELL/PSUB結變為NTOP-NWELL/PSUB結，由于NTOP層濃度較高，從而電場被阻斷，因此將會降低耐壓。而如果D2距離較遠，電場還沒有到達NTOP層就變為0，則擊穿電壓可以達到與LDMOS相近的水平。而ESD觸發電壓有很大一部分是由擊穿電壓構成，因此這就是觸發電壓可調的機理。由于發射區存在一定的結深，因此在發射區電流不是很大的情況下，發射區邊緣足以提供電子來維持器件開啟，這將導致大部分電流在進入集電區時從NTOP岑低阻區流過本文檔來自技高網...

【技術保護點】
一種用于高壓ESD保護的高維持電流LDMOS結構，其特征在于：包括P型襯底(1)、位于P型襯底表面的NWELL區(10)、位于NWELL區內部的NP接觸區(11)、與NWELL區(10)右側相切的P型襯底表面的薄柵氧化層(2)、位于薄柵氧化層(2)上方的多晶硅柵電極(3)、與薄柵氧化層(2)右側相切的P襯底表面注入的NP源極接觸區(12)、與NP源極接觸區(12)右側相切的PP襯底(20)、位于NWELL區(10)內部NP接觸區(11)右側的NTOP層(13)，NTOP層(13)左邊緣與NP接觸區(11)右邊緣的距離為D1，NTOP層(13)右邊緣與NWELL區(10)右邊緣的間距為D2，通過調整D1來調節器件的維持電流，通過調節D2來調節器件的觸發電壓，NP接觸區(11)與金屬相連形成漏級金屬；多晶硅柵電極(3)、NP源極接觸區(12)、PP襯底(20)用金屬相連構成器件源極，NP接觸區(11)構成器件的陽極接觸，NP源極接觸區(12)、PP襯底(20)、多晶硅柵電極(3)短接構成器件的陰極接觸。

【技術特征摘要】
1.一種用于高壓ESD保護的高維持電流LDMOS結構，其特征在于：包括P型襯底(1)、位于P型襯底表面的NWELL區(10)、位于NWELL區內部的NP接觸區(11)、與NWELL區(10)右側相切的P型襯底表面的薄柵氧化層(2)、位于薄柵氧化層(2)上方的多晶硅柵電極(3)、與薄柵氧化層(2)右側相切的P襯底表面注入的NP源極接觸區(12)、與NP源極接觸區(12)右側相切的PP襯底(20)、位于NWELL區(10)內部NP接觸區(11)右側的NTOP層(13)，NTOP層(13)左邊緣與NP接觸區(11)右邊緣的距離為D1，NTOP層(13)右邊緣與NWELL區(10)右邊緣的間距為D2，通過調整D1來調節器件的維持電流，通過調節D2來調節器件的觸發電壓，NP接觸區(11)與金屬相連形成漏級金屬；多晶硅柵電極(3)、NP源極接觸區(12)、PP襯底(20)用金屬相連構成器件源極，NP接觸區(11...

【專利技術屬性】
技術研發人員：喬明，齊釗，楊文，張波，
申請(專利權)人：電子科技大學，
類型：發明
國別省市：四川,51