一種對串行數據時鐘進行數字鎖相的方法及裝置制造方法及圖紙

本發明專利技術公開了一種對串行數據時鐘進行數字鎖相的方法及裝置，方法包括如下步驟：在發送端對數字信號源產生的數字基帶信號進行擾碼處理得到串行碼流信號；所述發送端通過發送時鐘信號將所述串行碼流信號發送到接收端；在所述接收端用接收時鐘信號抽取接收到的所述串行碼流信號的上升沿，恢復出與所述發送時鐘信號同頻同相的恢復時鐘信號；所述接收時鐘信號的頻率等于所述發送時鐘信號的頻率的四倍；利用所述恢復時鐘信號將接收到的所述串行碼流信號進行解擾碼，得到所述數字基帶信號。實施本發明專利技術的對串行數據時鐘進行數字鎖相的方法及裝置，具有以下有益效果：成本較低、能減少系統的不穩定因素。

Method and device for digital phase locking of serial data clock

The invention discloses a method and a device for digital PLL for serial data clock, the method comprises the following steps: a digital baseband signal to the digital signal source at the sending end of scrambling processing serial stream signal; and the transmitting end through the transmit clock signal will be sent to the serial bit stream signal to the receiving end; in the the receiving end with the rising of the serial signal stream receives a clock signal from the received along, recover the recovered clock signal with the same frequency and phase with the transmit clock signal; the receiving clock signal frequency is equal to four times the transmission frequency of the clock signal of the clock signal; restore the serial signal stream data received by the descrambler, get the digital baseband signal. The invention relates to a method and a device for implementing digital phase locking of a serial data clock, and has the following beneficial effects: lower cost and reduced unstable factor of the system.

【技術實現步驟摘要】
一種對串行數據時鐘進行數字鎖相的方法及裝置
本專利技術涉及時鐘同步領域，特別涉及一種對串行數據時鐘進行數字鎖相的方法及裝置。
技術介紹
在通信中為了準確的接收對端發送來的數據，需要同步，即本端的接收時鐘與對端的發送時鐘同頻同相。實現同步有兩種方式，一種是對端發送時鐘過來，另一種是在本端恢復時鐘。第一種方式需要增加一路傳輸線，對長距離傳輸而言，成本太大，而且會因為傳輸線的抖動差異，導致在高速時無法正確接收數據。目前主要采用本端恢復時鐘的方法來接收數據，即在收發端增加一對成串/解串器(SerDes)，用來做時鐘恢復，一般成串/解串器成本比較高，對于較大系統比較合適，但對于小系統而言，成本壓力比較大，而且在增加硬件的情況下，也相應增加了故障點，給系統帶來了不穩定因素。
技術實現思路
本專利技術要解決的技術問題在于，針對現有技術的上述成本較高、系統存在不穩定因素的缺陷，提供一種成本較低、能減少系統的不穩定因素的對串行數據時鐘進行數字鎖相的方法及裝置。本專利技術解決其技術問題所采用的技術方案是：構造一種對串行數據時鐘進行數字鎖相的方法，包括如下步驟：A)在發送端對數字信號源產生的數字基帶信號進行擾碼處理得到串行碼流信號；B)所述發送端通過發送時鐘信號將所述串行碼流信號發送到接收端；C)在所述接收端用接收時鐘信號抽取接收到的所述串行碼流信號的上升沿，恢復出與所述發送時鐘信號同頻同相的恢復時鐘信號；所述接收時鐘信號的頻率等于所述發送時鐘信號的頻率的四倍；D)利用所述恢復時鐘信號將接收到的所述串行碼流信號進行解擾碼，得到所述數字基帶信號。在本專利技術所述的對串行數據時鐘進行數字鎖相的方法中，所述步驟A)進一步包括：A1)設置第一D觸發器、第二D觸發器、第三D觸發器、第四D觸發器、第五D觸發器、第六D觸發器和第七D觸發器；A2)將所述數字信號源產生的數字基帶信號與所述第二D觸發器進行異或運算，并將運算結果發送給所述第三D觸發器；A3)將所述第五D觸發器和第七D觸發器進行異或運算，并將運算結果發送給第一D觸發器；A4)當所述發送時鐘信號的上升沿到來時，觸發所述第一D觸發器、第二D觸發器、第三D觸發器、第四D觸發器、第五D觸發器、第六D觸發器和第七D觸發器移位，并通過所述第四D觸發器輸出所述串行碼流信號。在本專利技術所述的對串行數據時鐘進行數字鎖相的方法中，所述步驟C)進一步包括：C1)在所述接收端用所述接收時鐘信號抽取接收到的所述串行碼流信號的上升沿，當所述串行碼流信號的上升沿到來時，令一個相量為2的計數器清零，當所述接收時鐘信號的上升沿到來時，令所述計數器加1；C2)當計數器等于00或11時，將所述恢復時鐘信號置為0，當所述計數器等于01或10時，將所述恢復時鐘信號置為1。在本專利技術所述的對串行數據時鐘進行數字鎖相的方法中，所述步驟D)進一步包括：D1)設置第八D觸發器、第九D觸發器、第十D觸發器、第十一D觸發器、第十二D觸發器和第十三D觸發器；D2)將接收到的所述串行碼流信號與所述第十三D觸發器進行異或運算，并將運算結果作為所述數字基帶信號；D3)將所述第十D觸發器和第十二D觸發器進行異或運算，并將運算結果發送給所述第十三D觸發器；D4)當所述接收時鐘信號的上升沿到來時，觸發所述第八D觸發器、第九D觸發器、第十D觸發器、第十一D觸發器、第十二D觸發器和第十三D觸發器進行移位，恢復出所述數字基帶信號。本專利技術還涉及一種實現上述對串行數據時鐘進行數字鎖相的方法的裝置，包括：擾碼單元：用于在發送端對數字信號源產生的數字基帶信號進行擾碼處理得到串行碼流信號；串行碼流信號發送單元：用于使所述發送端通過發送時鐘信號將所述串行碼流信號發送到接收端；時鐘恢復單元：用于在所述接收端用接收時鐘信號抽取接收到的所述串行碼流信號的上升沿，恢復出與所述發送時鐘信號同頻同相的恢復時鐘信號；所述接收時鐘信號的頻率等于所述發送時鐘信號的頻率的四倍；解擾碼單元：用于利用所述恢復時鐘信號將接收到的所述串行碼流信號進行解擾碼，得到所述數字基帶信號。在本專利技術所述的裝置中，所述擾碼單元進一步包括：第一觸發器設置模塊：用于設置第一D觸發器、第二D觸發器、第三D觸發器、第四D觸發器、第五D觸發器、第六D觸發器和第七D觸發器；第一異或運算模塊：用于將所述數字信號源產生的數字基帶信號與所述第二D觸發器進行異或運算，并將運算結果發送給所述第三D觸發器；第二異或運算模塊：用于將所述第五D觸發器和第七D觸發器進行異或運算，并將運算結果發送給第一D觸發器；第一移位模塊：用于當所述發送時鐘信號的上升沿到來時，觸發所述第一D觸發器、第二D觸發器、第三D觸發器、第四D觸發器、第五D觸發器、第六D觸發器和第七D觸發器移位，并通過所述第四D觸發器輸出所述串行碼流信號。在本專利技術所述的裝置中，所述時鐘恢復單元進一步包括：上升沿檢測模塊：用于在所述接收端用所述接收時鐘信號抽取接收到的所述串行碼流信號的上升沿，當所述串行碼流信號的上升沿到來時，令一個相量為2的計數器清零，當所述接收時鐘信號的上升沿到來時，令所述計數器加1；恢復時鐘設置模塊：當計數器等于00或11時，將所述恢復時鐘信號置為0，當所述計數器等于01或10時，將所述恢復時鐘信號置為1。在本專利技術所述的裝置中，所述解擾碼單元進一步包括：第二觸發器設置模塊：用于設置第八D觸發器、第九D觸發器、第十D觸發器、第十一D觸發器、第十二D觸發器和第十三D觸發器；第三異或運算模塊：用于將接收到的所述串行碼流信號與所述第十三D觸發器進行異或運算，并將運算結果作為所述數字基帶信號；第四異或運算模塊：用于將所述第十D觸發器和第十二D觸發器進行異或運算，并將運算結果發送給所述第十三D觸發器；第二移位模塊：用于當所述接收時鐘信號的上升沿到來時，觸發所述第八D觸發器、第九D觸發器、第十D觸發器、第十一D觸發器、第十二D觸發器和第十三D觸發器進行移位，恢復出所述數字基帶信號。實施本專利技術的對串行數據時鐘進行數字鎖相的方法及裝置，具有以下有益效果：由于在發送端對數字信號源產生的數字基帶信號進行擾碼處理得到串行碼流信號，并通過發送時鐘信號將串行碼流信號發送到接收端；在接收端用接收時鐘信號抽取接收到的串行碼流信號的上升沿，恢復出與發送時鐘信號同頻同相的恢復時鐘信號；利用恢復時鐘信號將接收到的串行碼流信號進行解擾碼，得到數字基帶信號，在CPLD/FPGA中實現串行數據時鐘信號恢復，這樣就不會額外增加成本，所以其成本較低、能減少系統的不穩定因素。附圖說明為了更清楚地說明本專利技術實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本專利技術的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。圖1為本專利技術對串行數據時鐘進行數字鎖相的方法及裝置一個實施例中方法的流程圖；圖2為所述實施例中在發送端對數字信號源產生的數字基帶信號進行擾碼處理得到串行碼流信號的具體流程圖；圖3為所述實施例中在接收端用接收時鐘信號抽取接收到的串行碼流信號的上升沿，恢復出與發送時鐘信號同頻同相的恢復時鐘信號的具體流程圖；圖4為所述實施例中利用恢復時鐘信號將接收到的串行碼流信號進行解擾碼，得到數本文檔來自技高網...

【技術保護點】
一種對串行數據時鐘進行數字鎖相的方法，其特征在于，包括如下步驟：A)在發送端對數字信號源產生的數字基帶信號進行擾碼處理得到串行碼流信號；B)所述發送端通過發送時鐘信號將所述串行碼流信號發送到接收端；C)在所述接收端用接收時鐘信號抽取接收到的所述串行碼流信號的上升沿，恢復出與所述發送時鐘信號同頻同相的恢復時鐘信號；所述接收時鐘信號的頻率等于所述發送時鐘信號的頻率的四倍；D)利用所述恢復時鐘信號將接收到的所述串行碼流信號進行解擾碼，得到所述數字基帶信號。

【技術特征摘要】
1.一種對串行數據時鐘進行數字鎖相的方法，其特征在于，包括如下步驟：A)在發送端對數字信號源產生的數字基帶信號進行擾碼處理得到串行碼流信號；B)所述發送端通過發送時鐘信號將所述串行碼流信號發送到接收端；C)在所述接收端用接收時鐘信號抽取接收到的所述串行碼流信號的上升沿，恢復出與所述發送時鐘信號同頻同相的恢復時鐘信號；所述接收時鐘信號的頻率等于所述發送時鐘信號的頻率的四倍；D)利用所述恢復時鐘信號將接收到的所述串行碼流信號進行解擾碼，得到所述數字基帶信號。2.根據權利要求1所述的對串行數據時鐘進行數字鎖相的方法，其特征在于，所述步驟A)進一步包括：A1)設置第一D觸發器、第二D觸發器、第三D觸發器、第四D觸發器、第五D觸發器、第六D觸發器和第七D觸發器；A2)將所述數字信號源產生的數字基帶信號與所述第二D觸發器進行異或運算，并將運算結果發送給所述第三D觸發器；A3)將所述第五D觸發器和第七D觸發器進行異或運算，并將運算結果發送給第一D觸發器；A4)當所述發送時鐘信號的上升沿到來時，觸發所述第一D觸發器、第二D觸發器、第三D觸發器、第四D觸發器、第五D觸發器、第六D觸發器和第七D觸發器移位，并通過所述第四D觸發器輸出所述串行碼流信號。3.根據權利要求1所述的對串行數據時鐘進行數字鎖相的方法，其特征在于，所述步驟C)進一步包括：C1)在所述接收端用所述接收時鐘信號抽取接收到的所述串行碼流信號的上升沿，當所述串行碼流信號的上升沿到來時，令一個相量為2的計數器清零，當所述接收時鐘信號的上升沿到來時，令所述計數器加1；C2)當計數器等于00或11時，將所述恢復時鐘信號置為0，當所述計數器等于01或10時，將所述恢復時鐘信號置為1。4.根據權利要求1至3任意一項所述的對串行數據時鐘進行數字鎖相的方法，其特征在于，所述步驟D)進一步包括：D1)設置第八D觸發器、第九D觸發器、第十D觸發器、第十一D觸發器、第十二D觸發器和第十三D觸發器；D2)將接收到的所述串行碼流信號與所述第十三D觸發器進行異或運算，并將運算結果作為所述數字基帶信號；D3)將所述第十D觸發器和第十二D觸發器進行異或運算，并將運算結果發送給所述第十三D觸發器；D4)當所述接收時鐘信號的上升沿到來時，觸發所述第八D觸發器、第九D觸發器、第十D觸發器、第十一D觸發器、第十二D觸發器和第十三D觸發器進行移位，恢復出所述數字基帶信號。5.一種實現如權利要求1所述的對串行數據時鐘進行數字鎖相的方法的裝置，其特征...

【專利技術屬性】
技術研發人員：王文明，崔鯤，潘龍，黃瑋，
申請(專利權)人：廣州航天海特系統工程有限公司，
類型：發明
國別省市：廣東,44