用于FINFET架構(gòu)的用固態(tài)擴(kuò)散源摻雜的隔離阱制造技術(shù)

沿非平面半導(dǎo)體鰭狀物結(jié)構(gòu)的一部分形成雜質(zhì)源膜。所述雜質(zhì)源膜可以用作雜質(zhì)來源，所述雜質(zhì)在從源膜擴(kuò)散到所述半導(dǎo)體鰭狀物中之后變得具有電活性。在一個實施例中，雜質(zhì)源膜被設(shè)置為與設(shè)置在鰭狀物的有源區(qū)與襯底之間的子鰭狀物區(qū)的一部分的側(cè)壁表面相鄰，并且比所述有源區(qū)更接近所述襯底。在其它實施例中，所述雜質(zhì)源膜可以提供摻雜劑的源，所述摻雜劑使所述子鰭狀物區(qū)相對于所述襯底的區(qū)域被互補(bǔ)摻雜，以形成P/N結(jié)，所述P/N結(jié)是將有源鰭狀物區(qū)與所述襯底的區(qū)域電隔離的隔離結(jié)構(gòu)的至少一部分。

Isolated wells doped with a solid diffusion source for FINFET architectures

The formation of impurity source film along a portion of non planar semiconductor fin structure. The impurity source film can be used as a source of impurities, the impurities become electrically active after film diffusion from the source to the semiconductor fin. In one embodiment, the impurity source film are provided as part of the side wall surface area between adjacent sub fin fin arranged in the active region and the substrate, and closer to the substrate than the active region. In other embodiments, the impurity source membrane can provide a dopant source, the dopant to the sub fin zone relative to the area of the substrate is doped to form a complementary, P/N node, the P/N node is at least a portion of the isolation structure of regional isolation zone and the active fin the substrate of the.

【技術(shù)實現(xiàn)步驟摘要】
用于FINFET架構(gòu)的用固態(tài)擴(kuò)散源摻雜的隔離阱本申請為分案申請，其原申請是于2016年2月25日(國際申請日為2013年9月25日)向中國專利局提交的專利申請，申請?zhí)枮?01380079126.6，專利技術(shù)名稱為“用于FINFET架構(gòu)的用固態(tài)擴(kuò)散源摻雜的隔離阱”。
本專利技術(shù)的實施例總體上涉及集成電路(IC)，并且更具體而言涉及FinFET的阱雜質(zhì)摻雜。
技術(shù)介紹
單片IC一般包括若干晶體管，例如制造于平面襯底(例如硅晶片)之上的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)。片上系統(tǒng)(SoC)架構(gòu)在模擬和數(shù)字電路兩者中都使用了晶體管。高速模擬和數(shù)字電路的單片集成可能存在問題，其部分原因在于數(shù)字開關(guān)可能引發(fā)襯底噪聲，所述噪聲可能限制模擬電路的精確度和線性度。因此，較高的襯底隔離度對于SoC性能的提高是有利的。圖1A示出了可以用于測量第一端口(端口1)與第二端口(端口2)之間的襯底隔離度的單片器件結(jié)構(gòu)101的布置。一般地，將信號S1施加到端口1，并在端口2測量對應(yīng)的噪聲信號S2的強(qiáng)度，其中，隔離度被定義為兩個信號強(qiáng)度的比率(S2/S1)。可以提供諸如保護(hù)環(huán)110的保護(hù)環(huán)結(jié)構(gòu)以及諸如深阱120的阱隔離結(jié)構(gòu)來提高襯底隔離度。如圖所示，保護(hù)環(huán)110形成了P/N/P雜質(zhì)類型區(qū)，從而確保了反向二極管包圍任何噪聲敏感電路(例如，模擬電路中的一個或多個晶體管)。這種保護(hù)環(huán)結(jié)構(gòu)可以使隔離度提高20dB或更多。可以利用示例性深阱120進(jìn)一步提高襯底隔離度，所述示例性深阱包括設(shè)置在保護(hù)環(huán)110內(nèi)的p阱下方的n型區(qū)(例如，可以在其中設(shè)置n型晶體管)。如三阱工藝中經(jīng)常出現(xiàn)的，可以使保護(hù)環(huán)110和深阱120的n型區(qū)連續(xù)，以進(jìn)一步提高端口1與端口2之間的襯底隔離度。相對于單獨使用保護(hù)環(huán)結(jié)構(gòu)的情況，這種深阱隔離可以使隔離度提高35dB或更多。深阱結(jié)構(gòu)通常是通過離子注入來制造的，例如，對于n阱而言利用高能量磷注入。需要高能量來實現(xiàn)足夠的阱深度，該深度可以是在襯底的頂表面下方數(shù)百納米，尤其是如圖1B中所描繪的上層有源器件硅具有非平面(例如，finFET)架構(gòu)102的地方。然而，這種注入過程可能損壞上覆有源器件硅150，并且還與注入的物質(zhì)濃度分布相關(guān)聯(lián)，所述濃度分布可能對器件縮放造成限制。因此，提供良好隔離度并且適于非平面器件架構(gòu)的器件結(jié)構(gòu)和阱摻雜技術(shù)將是有利的。附圖說明在附圖中通過示例的方式而非限制的方式對本文中所描述的材料進(jìn)行例示說明。為了例示的簡單和清楚，附圖中所示的元件不一定按比例繪制。例如，為了清楚起見，一些元件的尺寸可能相對于其它元件被放大。此外，如果認(rèn)為合適，在附圖中重復(fù)使用附圖標(biāo)記以指示對應(yīng)或相似的元件。在附圖中：圖1A是用于評估單片半導(dǎo)體器件的兩個區(qū)域之間的隔離度水平的常規(guī)結(jié)構(gòu)的截面圖；圖1B是描繪用于在單片半導(dǎo)體器件的子鰭狀物區(qū)中形成隔離阱的常規(guī)注入技術(shù)的常規(guī)結(jié)構(gòu)的截面圖；圖2A是根據(jù)實施例的具有finFET架構(gòu)的集成微電子器件的平面圖，所述finFET架構(gòu)具有用于隔離阱摻雜的固態(tài)擴(kuò)散源；圖2B是根據(jù)實施例的沿圖2A的集成微電子器件中所描繪的B-B'平面的截面圖；圖2C是根據(jù)實施例的沿圖2A的集成微電子器件中所描繪的C-C'平面的截面圖；圖2D是根據(jù)實施例的沿圖2A的集成微電子器件中所描繪的D-D'平面的截面圖；圖3是根據(jù)實施例的例示形成具有finFET架構(gòu)的集成微電子器件的方法的流程圖，所述finFET架構(gòu)具有用于隔離阱摻雜的固態(tài)擴(kuò)散源；圖4是根據(jù)實施例的進(jìn)一步例示形成具有finFET架構(gòu)的集成微電子器件的方法的流程圖，所述finFET架構(gòu)具有用于阱摻雜的多個固態(tài)擴(kuò)散源；圖5A、5B、5C、5D、5E、5F、5G、5H、5I和5J是根據(jù)實施例的按照圖4中所示的特定制造操作的演變的finFET的截面圖，執(zhí)行圖4中所示的特定制造操作以獲得圖2A中所示的架構(gòu)。圖6示出了根據(jù)本專利技術(shù)的實施例的采用具有與finFET的子鰭狀物區(qū)的一部分相鄰的隔離雜質(zhì)源膜的單片IC的移動計算平臺和數(shù)據(jù)服務(wù)器機(jī)器；以及圖7是根據(jù)本專利技術(shù)實施例的電子計算設(shè)備的功能方框圖。具體實施方式參考附圖對一個或多個實施例進(jìn)行描述。盡管詳細(xì)描繪并討論了具體構(gòu)造和布置，但是應(yīng)當(dāng)理解的是這僅是出于說明性的目的。相關(guān)領(lǐng)域的技術(shù)人員應(yīng)當(dāng)認(rèn)識到在不背離本說明書的精神和范圍的情況下其它構(gòu)造和布置也是可能的。對于相關(guān)領(lǐng)域技術(shù)人員而言顯而易見的是，本文中描述的技術(shù)和/或布置可以用于除本文中詳細(xì)描述的系統(tǒng)和應(yīng)用以外的多種其它系統(tǒng)和應(yīng)用中。在以下具體實施方式中參考附圖，附圖形成了本說明書的一部分并且示出了示例性實施例。此外，要理解的是可以使用其它實施例，并且可以在不脫離所要求保護(hù)的主題的情況下做出結(jié)構(gòu)和/或邏輯變化。還應(yīng)當(dāng)指出，例如，上、下、頂部、底部等方向和引用僅可以用于方便描述附圖中的特征而不是要限制所要求保護(hù)的主題的應(yīng)用。因此，不應(yīng)以限定的意義考慮以下具體實施方式，并且所要求保護(hù)的主題的范圍僅由所附權(quán)利要求及其等同物限定。在以下描述中，闡述了很多細(xì)節(jié)，然而對于本領(lǐng)域技術(shù)人員而言顯而易見的是可以在沒有這些具體細(xì)節(jié)的情況下實踐本專利技術(shù)。在一些實例中，以方框圖的形式而非以細(xì)節(jié)的形式示出公知的方法和器件，以避免使本專利技術(shù)難以理解。在整個本說明書中對“實施例”或“一個實施例”的引用表示在本專利技術(shù)的至少一個實施例中包括結(jié)合所述實施例描述的特定特征、結(jié)構(gòu)、功能、或特性。因而，在整個本說明書中的各處出現(xiàn)的短語“在實施例中”或“在一個實施例中”不一定指的是本專利技術(shù)的相同實施例。此外，可以在一個或多個實施例中以任何適合的方式結(jié)合所述特定特征、結(jié)構(gòu)、功能、或特征。例如，只要是在與第一和第二實施例相關(guān)聯(lián)的特定特征、結(jié)構(gòu)、功能、或特點互不排斥的地方，就可以使這兩個實施例相結(jié)合。如本專利技術(shù)的說明書和所附權(quán)利要求中所使用的，單數(shù)形式“一”和“所述”旨在同樣包括復(fù)數(shù)形式，除非上下文明確地另行指示。還應(yīng)當(dāng)理解的是，本文中所使用的術(shù)語“和/或”指的是并且包含相關(guān)聯(lián)的列舉項中的一個或多個項的任何以及所有可能的組合。在本文中，術(shù)語“耦合”和“連接”連同其派生詞可以用于描述部件之間的功能或結(jié)構(gòu)關(guān)系。應(yīng)當(dāng)理解的是，這些術(shù)語并不是要作為彼此的同義詞。相反，在特定實施例中，“連接”可以用于指示兩個或更多元件彼此直接物理、光學(xué)或電接觸。“耦合”可以用于指示兩個或更多元件彼此直接或間接(在它們之間具有其它中間元件)物理、光學(xué)或電接觸和/或兩個或更多元件彼此合作或相互作用(例如，如因果關(guān)系中的情況)。本文中所使用的術(shù)語“在……之上”、“在……之下”、“在……之間”和“在……上”指的是一個部件或材料層相對于其它部件或?qū)拥南鄬ξ恢茫渲校@種物理關(guān)系是值得注意的。例如，在材料層的背景下，設(shè)置在一層之上或之下的另一個層可以直接與所述層接觸或者可以具有一個或多個中間層。此外，設(shè)置在兩個層之間的一個層可以與所述的兩個層直接接觸或者可以具有一個或多個中間層。相比之下，在第二層“上”的第一層與所述第二層直接接觸。在部件組件的背景下可以做出類似的區(qū)分。如在整個本說明書和權(quán)利要求中所使用的，通過術(shù)語“……中的至少一個”或者“……中的一個或多個”加入的項目的列表可以指所列出的術(shù)語的任何組合。例如，短語“A、B或C中的至少一個”可以表示A、B、C、A和B、本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點】
一種結(jié)構(gòu)，包括：鰭狀物，所述鰭狀物包括硅并且包括位于第二區(qū)域之上的第一區(qū)域；柵極疊置體，所述柵極疊置體與所述第一區(qū)域的側(cè)壁表面相鄰，其中，所述柵極疊置體包括柵極電介質(zhì)和柵極電極；源極和漏極；電介質(zhì)層，所述電介質(zhì)層與所述第二區(qū)域的側(cè)壁表面相鄰，其中，所述電介質(zhì)層包括雜質(zhì)，所述雜質(zhì)還存在于所述第二區(qū)域內(nèi)并且與導(dǎo)電類型相關(guān)聯(lián)；以及隔離材料，所述隔離材料與所述電介質(zhì)層相鄰。

【技術(shù)特征摘要】
1.一種結(jié)構(gòu)，包括：鰭狀物，所述鰭狀物包括硅并且包括位于第二區(qū)域之上的第一區(qū)域；柵極疊置體，所述柵極疊置體與所述第一區(qū)域的側(cè)壁表面相鄰，其中，所述柵極疊置體包括柵極電介質(zhì)和柵極電極；源極和漏極；電介質(zhì)層，所述電介質(zhì)層與所述第二區(qū)域的側(cè)壁表面相鄰，其中，所述電介質(zhì)層包括雜質(zhì)，所述雜質(zhì)還存在于所述第二區(qū)域內(nèi)并且與導(dǎo)電類型相關(guān)聯(lián)；以及隔離材料，所述隔離材料與所述電介質(zhì)層相鄰。2.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中：所述電介質(zhì)層包括磷摻雜的硅酸鹽玻璃(PSG)；所述雜質(zhì)是磷；并且所述鰭狀物與PMOS晶體管相關(guān)聯(lián)。3.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中，所述電介質(zhì)層與所述柵極電極或柵極電介質(zhì)的至少其中之一接觸。4.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中：所述第一區(qū)域具有小于20nm的橫向?qū)挾龋凰鲻挔钗锞哂薪橛?0nm與150nm之間的垂直高度；并且所述電介質(zhì)層具有如正交于所述側(cè)壁表面所測量到的介于1nm與5nm之間的厚度。5.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中，所述電介質(zhì)層具有大體上共形的厚度。6.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，還包括第二鰭狀物，其中：所述第二鰭狀物包括上層區(qū)域和下層區(qū)域；第二柵極疊置體與所述上層區(qū)域的側(cè)壁表面相鄰；并且第二源極和第二漏極耦合到所述上層區(qū)域；第二電介質(zhì)層與所述下層區(qū)域的側(cè)壁表面相鄰，其中，所述第二電介質(zhì)層包括第二雜質(zhì)，所述第二雜質(zhì)還存在于所述下層區(qū)域內(nèi)并且與第二互補(bǔ)導(dǎo)電類型相關(guān)聯(lián)；并且所述隔離材料將所述第一電介質(zhì)層與所述第二電介質(zhì)層分隔開。7.根據(jù)權(quán)利要求6所述的結(jié)構(gòu)，其中，所述隔離材料包括多個電介質(zhì)層，所述多個電介質(zhì)層包括氮化硅層，所述氮化硅層與所述第一電介質(zhì)層和所述第二電介質(zhì)層相鄰。8.根據(jù)權(quán)利要求6所述的結(jié)構(gòu)，其中：所述第一電介質(zhì)層包括磷摻雜的硅酸鹽玻璃(PSG)；所述鰭狀物與PMOS晶體管相關(guān)聯(lián)；所述第二電介質(zhì)層包括硼摻雜的硅酸鹽玻璃(BSG)；并且所述第二鰭狀物與NMOS晶體管相關(guān)聯(lián)。9.根據(jù)權(quán)利要求8所述的結(jié)構(gòu)，其中：所述第一電介質(zhì)層和所述第二電介質(zhì)層形成了與所述鰭狀物的所述第二區(qū)域或所述第二鰭狀物的下層區(qū)域中的至少一個區(qū)域的側(cè)壁表面相鄰的層的疊置體。10.根據(jù)權(quán)利要求9所述的結(jié)構(gòu)，其中，所述層的疊置體還包括位于所述第一電介質(zhì)層與所述第二電介質(zhì)層之間的氮化硅層。11.根據(jù)權(quán)利要求6所述的結(jié)構(gòu)，其中，所述第一區(qū)域包括濃度在10e17cm-3與10e19cm-3之間的所述第一雜質(zhì)。12.根據(jù)權(quán)力要求11所述的結(jié)構(gòu)，其中，所述下層區(qū)域包括濃度在10e17cm-3與10e19cm-3之間的所述第二雜質(zhì)。13.根據(jù)權(quán)力要求1所述的結(jié)構(gòu)，其中，包括所述雜質(zhì)的所述電介質(zhì)層在與第二區(qū)域的所述側(cè)壁表面相交的襯底表面之上延...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：W·M·哈菲茲，CH·簡，JY·D·葉，張旭佑，N·迪亞斯，C·穆納辛哈，
申請(專利權(quán))人：英特爾公司，
類型：發(fā)明
國別省市：美國,US