半導體器件及其制造方法技術

半導體器件及其制造方法。一種半導體器件包括第一半導體層、與第一半導體層間隔開并設置在第一半導體層上的第二半導體層、設置在第二半導體層上的柵極層疊結構、設置在第一半導體層和第二半導體層之間的第三半導體層以及穿過柵極層疊結構、第二半導體層和第三半導體層并延伸到第一半導體層中的溝道柱。

Semiconductor Devices and Their Manufacturing Methods

Semiconductor devices and their manufacturing methods. A semiconductor device includes a first semiconductor layer, a second semiconductor layer spaced from the first semiconductor layer and arranged on the first semiconductor layer, a gate stacking structure arranged on the second semiconductor layer, a third semiconductor layer arranged between the first semiconductor layer and the second semiconductor layer, and a gate stacking structure, a second semiconductor layer and a third semiconductor layer which extend through the gate stacking structure, a second semiconductor layer and a third semiconductor layer. Channel columns in the first semiconductor layer.

【技術實現步驟摘要】
半導體器件及其制造方法
本專利技術的各種實施方式總體上涉及半導體器件及其制造方法，更具體地講，涉及一種三維半導體器件及其制造方法。
技術介紹
半導體器件可包括能夠存儲數據的多個存儲器單元。這些存儲器單元可串聯聯接在選擇晶體管之間以形成多個存儲器串。為了增加半導體器件的集成密度，存儲器串可按照三維方式布置。盡管三維半導體器件是熟知的，但是相當大的研究和開發工作繼續集中在通過開發用于制造三維半導體器件的新型制造技術來改進三維半導體器件的操作可靠性。
技術實現思路
本專利技術總體上涉及一種用于制造三維半導體存儲器裝置的改進的制造方法。根據本專利技術的實施方式，一種半導體器件可包括第一半導體層、與第一半導體層間隔開并設置在第一半導體層上的第二半導體層、設置在第二半導體層上的柵極層疊結構、設置在第一半導體層和第二半導體層之間的第三半導體層以及穿過柵極層疊結構、第二半導體層和第三半導體層并延伸到第一半導體層中的溝道柱。第三半導體層可與溝道柱接觸并且可包括在第二半導體層和溝道柱之間的界面中突出的第一突起。根據實施方式，一種半導體器件的制造方法可包括以下步驟：依次層疊第一半導體層、犧牲組和第二半導體層；在第二半導體層上方交替地層疊第一材料層和第二材料層；按照第一組和第二組形成溝道柱，其中，各個溝道柱穿過第一材料層和第二材料層，延伸到第一半導體層中并被多層存儲器層包圍；在第一組的溝道柱和第二組的溝道柱之間穿過第一材料層和第二材料層形成狹縫；去除犧牲組和多層存儲器層的一部分以在第一半導體層和第二半導體層之間限定暴露第一組和第二組中的各個溝道柱的水平空間，其中，所述水平空間包括在第二半導體層與第一組和第二組中的溝道柱之間延伸的第一環形溝槽；以及形成填充第一環形溝槽和水平空間并接觸第一組和第二組中的溝道柱的第三半導體層。附圖說明圖1是示出根據本專利技術的實施方式的半導體器件的圖。圖2A至圖2E是示出與如圖1所示的區域A所對應的結構比較的各種結構的橫截面圖。圖3是示出半導體存儲器裝置的擦除電流根據如圖2A至圖2E所示的其底表面的形狀和高度的曲線圖。圖4A至圖4C是圖1所示的區域B的各種實施方式的放大橫截面圖。圖5A至圖5M是示出根據本專利技術的實施方式的半導體器件的制造方法的橫截面圖。圖6A、圖6B和圖6C分別是圖5C的區域C1、圖5E的區域C2和圖5F的區域C3的放大橫截面圖。圖7是根據本專利技術的實施方式的半導體器件的橫截面圖。圖8是根據本專利技術的實施方式的半導體器件的橫截面圖。圖9是示出根據本專利技術的實施方式的存儲器系統的配置的框圖。圖10是示出根據本專利技術的實施方式的計算系統的配置的框圖。具體實施方式以下，將參照附圖描述本專利技術的各種實施方式。在附圖中，為了例示方便，所示的各種組件的厚度以及組件之間的距離與實際物理厚度和間隔相比可能被夸大。另外，在以下描述中，已知的相關功能和構成的詳細說明可被省略以避免不必要地模糊本文所公開的主題。貫穿說明書和附圖，相似標號指代相似元件。各種實施方式涉及一種能夠改進三維半導體器件的操作可靠性的半導體器件及其制造方法。圖1是示出根據本專利技術的實施方式的半導體器件的圖。參照圖1，根據實施方式的半導體器件可包括在第一方向I上層疊的半導體層113、181和131、包括在第一方向I上層疊的多個層GI、CP1至CPn和ILD的柵極層疊結構GST、穿過柵極層疊結構GST和半導體層131和181并延伸到半導體層113中的單元插塞PL、將柵極層疊結構GST彼此分離的狹縫SI、形成在狹縫SI中的源極接觸層189以及電聯接到至少一個單元插塞PL的位線BL。半導體層113、181和131可包括在第一方向I上依次層疊的第一半導體層113、第三半導體層181和第二半導體層131。第一半導體層113和第三半導體層181中的每一個可包括第一導電類型的摻雜劑。第二半導體層131可包括第一導電類型的摻雜劑，或者可以是未摻雜的半導體層。更具體地，第一半導體層113和第三半導體層181中的每一個可包括p型摻雜劑以在半導體器件的擦除操作期間向溝道區域供應空穴。例如，第一半導體層113和第三半導體層181中的每一個可以是p型摻雜硅層。第二半導體層131可以是p型摻雜半導體層或者可以是未摻雜半導體層。第二半導體層131可包括濃度低于第一半導體層113和第三半導體層181中的每一個的濃度的p型摻雜劑。第二半導體層131可在半導體器件的擦除操作期間向溝道區域供應空穴。通過具有較低濃度的p型摻雜劑，第二半導體層131可降低源極選擇晶體管的閾值電壓。另選地，第二半導體層131可包括未摻雜半導體層。第一半導體層113可在第二方向II和第三方向III上延伸。第一方向和第三方向可彼此垂直交叉。由第二方向II和第三方向III限定的平面可與第一方向I垂直相交。第一半導體層113可在第二方向II和第三方向III上延伸以與形成單個存儲器塊的柵極層疊結構GST交疊。盡管圖1中未示出，第一半導體層113可被分離成多個圖案，對各個圖案施加電壓。第一導電類型的摻雜劑的濃度可朝著第一半導體層113的靠近柵極層疊結構GST的上部減小，并且朝著第一半導體層113的遠離柵極層疊結構GST的下部增大。第二半導體層131可設置在第一半導體層113上方。第二半導體層131可設置在柵極層疊結構GST下方以與柵極層疊結構GST交疊。第二半導體層131可在第一方向I上與第一半導體層113分離。第一半導體層113與第二半導體層131之間的空間可被定義為水平空間HSP。各個第三半導體層181可填充各個水平空間HSP。狹縫SI可在第三半導體層181之間延伸以將第三半導體層181彼此分離。各個第三半導體層181可包括在第一方向I上突出的第一突起PA1。各個第三半導體層181還可包括在與第一突起PA1相反的方向上突出的第二突起PA2。各個柵極層疊結構GST可設置在各個第二半導體層131上。各個柵極層疊結構GST可包括柵極絕緣層GI、交替地層疊在柵極絕緣層GI上的導電圖案CP1至CPn和層間絕緣層ILD。柵極絕緣層GI可接觸第二半導體層131。導電圖案CP1至CPn可在第一方向I上彼此分離并層疊在彼此上方。層間絕緣層ILD可分別布置在導電圖案CP1至CPn之間。柵極絕緣層GI可具有比各個層間絕緣層ILD小的厚度。導電圖案CP1至CPn可被分成下選擇柵極組LSG、單元柵極組CG和上選擇柵極組USG。下選擇柵極組LSG可包括與第二半導體層131相鄰的單個層中的導電圖案或者兩個或更多個層中的導電圖案。例如，下選擇柵極組LSG可包括導電圖案CP1至CPn當中最靠近第二半導體層131的第一導電圖案CP1以及布置在第一導電圖案CP1上方的第二導電圖案CP2。下選擇柵極組LSG可用作聯接到源極選擇晶體管的柵極的源極選擇線。與下選擇柵極組LSG相比，上選擇柵極組USG可更遠離第二半導體層131。上選擇柵極組USG可包括與位線BL相鄰的單個層中的導電圖案或者兩個或更多個層中的導電圖案。例如，上選擇柵極組USG可包括導電圖案CP1至CPn當中最遠離第二半導體層131的第n導電圖案CPn以及布置在第n導電圖案CPn下方的第(n-1)導電圖案CPn-1。上選擇柵極組USG可用作聯接到漏極選擇晶體管的柵極的漏極選擇線。單元柵極組CG可布置在本文檔來自技高網...

【技術保護點】
1.一種半導體器件，該半導體器件包括：第一半導體層；第二半導體層，該第二半導體層與所述第一半導體層間隔開并被設置在所述第一半導體層上；柵極層疊結構，該柵極層疊結構被設置在所述第二半導體層上；第三半導體層，該第三半導體層被設置在所述第一半導體層和所述第二半導體層之間；以及溝道柱，該溝道柱穿過所述柵極層疊結構、所述第二半導體層和所述第三半導體層并延伸到所述第一半導體層中，其中，所述第三半導體層與所述溝道柱接觸，并且其中，所述第三半導體層包括在所述第二半導體層和所述溝道柱之間的界面中突出的第一突起。

【技術特征摘要】
2017.06.16 KR 10-2017-00766981.一種半導體器件，該半導體器件包括：第一半導體層；第二半導體層，該第二半導體層與所述第一半導體層間隔開并被設置在所述第一半導體層上；柵極層疊結構，該柵極層疊結構被設置在所述第二半導體層上；第三半導體層，該第三半導體層被設置在所述第一半導體層和所述第二半導體層之間；以及溝道柱，該溝道柱穿過所述柵極層疊結構、所述第二半導體層和所述第三半導體層并延伸到所述第一半導體層中，其中，所述第三半導體層與所述溝道柱接觸，并且其中，所述第三半導體層包括在所述第二半導體層和所述溝道柱之間的界面中突出的第一突起。2.根據權利要求1所述的半導體器件，該半導體器件還包括包圍所述溝道柱的第一多層存儲器圖案，該第一多層存儲器圖案具有與所述第三半導體層的所述第一突起的頂表面接觸的底表面。3.根據權利要求2所述的半導體器件，其中，所述第一多層存儲器圖案的所述底表面是平坦的或水平的。4.根據權利要求2所述的半導體器件，其中，所述第一多層存儲器圖案的所述底表面在從所述溝道柱的側壁朝著所述柵極層疊結構的方向上具有負斜率。5.根據權利要求2所述的半導體器件，其中，所述第一多層存儲器圖案的所述底表面在從所述柵極層疊結構朝著所述第一半導體層的方向上具有凸折線形狀或凸形狀。6.根據權利要求2所述的半導體器件，其中，所述第一多層存儲器圖案的所述底表面具有至的高度。7.根據權利要求2所述的半導體器件，其中，所述第一多層存儲器圖案的所述底表面具有至約的高度。8.根據權利要求2所述的半導體器件，其中，所述第一多層存儲器圖案包括從所述溝道柱朝著所述柵極層疊結構按照順序方式層疊的隧道絕緣層、數據存儲層和阻擋絕緣層。9.根據權利要求1所述的半導體器件，其中，所述第一半導體層和所述第三半導體層中的每一個包括p型摻雜劑。10.根據權利要求1所述的半導體器件，其中，所述第二半導體層是未摻雜半導體層，或者所述第二半導體層包括p型摻雜劑。11.根據權利要求1所述的半導體器件，該半導體器件還包括：間隔物絕緣層，該間隔物絕緣層沿著所述柵極層疊結構的側壁、所述第二半導體層的側壁和所述第三半導體層的側壁延伸；以及源極接觸層，該源極接觸層形成在所述間隔物絕緣層上并接觸所述第一半導體層。12.根據權利要求11所述的半導體器件，該半導體器件還包括源結，該源結被限定在所述第一半導體層、所述第二半導體層和所述第三半導體層中并被設置為與所述間隔物絕緣層和所述源極接觸層相鄰。13.根據權利要求12所述的半導體器件，其中，所述第一半導體層和所述第三半導體層中的每一個包括第一導電類型的摻雜劑，并且所述源結包括與所述第一導電類型不同的第二導電類型的摻雜劑。14.根據權利要求12所述的半導體器件，其中，所述源結包括n型摻雜劑。15.根據權利要求12所述的半導體器件，其中，所述源結包括：第一區域，該第一區域包括第一濃度的第二導電類型的摻雜劑；以及第二區域，該第二區域包括第二濃度的所述第二導電類型的摻雜劑，所述第二濃度比所述第一濃度大。16.根據權利要求15所述的半導體器件，其中，所述第二區域被限定在所述第一半導體層中以接觸所述源極接觸層，并且所述第一區域被限定為在所述第一半導體層中與所述第二區域的側壁相鄰以及在所述第二半導體層和所述第三半導體層中與所述間隔物絕緣層的側壁相鄰。17.根據權利要求1所述的半導體器件，其中，所述柵極層疊結構包括：柵極絕緣層，該柵極絕緣層接觸所述第二半導體層；以及導電圖案和層間絕緣層，所述導電圖案和所述層間絕緣層交替地層疊在所述柵極絕緣層上，其中，所述柵極絕緣層具有比所述層間絕緣層小的厚度。18.根據權利要求1所述的半導體器件，其...

【專利技術屬性】
技術研發人員：崔康植，李鳳薰，李承瞮，
申請(專利權)人：愛思開海力士有限公司，
類型：發明
國別省市：韓國,KR