3D存儲器件及其制造方法技術

本申請公開了一種3D存儲器件及其制造方法。該3D存儲器件包括：半導體襯底；陣列結構，位于半導體襯底上，陣列結構包括位于半導體襯底上方的柵疊層結構、以及貫穿柵疊層結構的多個導電通道；以及接觸層，包括沉積形成的金屬硅化物，位于半導體襯底中，其中，接觸層分別與形成在半導體襯底中的有源區以及導電通道接觸。該3D存儲器件在襯底中形成接觸層，減少了導電通道與襯底中有源區之間的接觸電阻，從而為存儲單元串的互聯提供了很好的條件。

3D Memory Device and Its Manufacturing Method

This application discloses a 3D memory device and its manufacturing method. The 3D memory device includes: a semiconductor substrate; an array structure, which is located on a semiconductor substrate, comprises a gate-stacked structure above the semiconductor substrate and multiple conductive channels through the gate-stacked structure; and a contact layer, including a deposited metal silicide, which is located in the semiconductor substrate, where the contact layer and the one formed in the semiconductor substrate are respectively arranged in the semiconductor substrate. Source area and conductive channel contact. The 3D memory device forms a contact layer in the substrate, which reduces the contact resistance between the conductive channel and the active region in the substrate, thus providing a good condition for the interconnection of the memory cell series.

【技術實現步驟摘要】
3D存儲器件及其制造方法
本專利技術涉及存儲器技術，更具體地，涉及3D存儲器件及其制造方法。
技術介紹
存儲器件的存儲密度的提高與半導體制造工藝的進步密切相關。隨著半導體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。為了進一步提高存儲密度，已經開發出三維結構的存儲器件(即，3D存儲器件)。3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本?，F有的3D存儲器件主要用作非易失性的閃存。兩種主要的非易失性閃存技術分別采用NAND和NOR結構。與NOR存儲器件相比，NAND存儲器件中的讀取速度稍慢，但寫入速度快，擦除操作簡單，并且可以實現更小的存儲單元，從而達到更高的存儲密度。因此，采用NAND結構的3D存儲器件獲得了廣泛的應用。在NAND結構的3D存儲器件中，陣列結構包括疊層結構、貫穿疊層結構的溝道柱以及導電通道，采用疊層結構提供選擇晶體管和存儲晶體管的柵極導體，采用溝道柱提供選擇晶體管和存儲晶體管的溝道層與柵介質疊層，以及采用導電通道實現存儲單元串的互連。隨著疊層結構的層數越來越多，導電通道不能夠很好地為存儲單元串的互聯，疊層結構層數因此受到限制。期望進一步改進3D存儲器件的結構及其制造方法，不僅提高3D存儲器件的存儲密度，而且進一步提高良率和可靠性。
技術實現思路
本專利技術的目的是提供一種改進的3D存儲器件及其制造方法，其中，在襯底中形成接觸層，減少了導電通道與襯底中有源區之間的接觸電阻，從而為存儲單元串的互聯提供了很好的條件。根據本專利技術的一方面，提供一種3D存儲器件，包括：半導體襯底；陣列結構，位于所述半導體襯底上，所述陣列結構包括位于所述半導體襯底上方的柵疊層結構、以及貫穿所述柵疊層結構的多個導電通道；以及接觸層，位于所述半導體襯底中，其中，所述接觸層包括沉積形成的金屬硅化物，分別與形成在所述半導體襯底中的有源區以及所述導電通道接觸。優選地，所述導電通道通過所述接觸層與所述有源區形成歐姆接觸。優選地，所述有源區包括：深阱區，形成在所述半導體襯底中；第一高壓阱區，形成在所述深阱區中并且摻雜類型相反；第二高壓阱區，與所述第一高壓阱區鄰接并且摻雜類型相反；第一摻雜區，形成在所述第一高壓阱區中并且摻雜類型相同；以及第二摻雜區，形成在所述第二高壓阱區中并且摻雜類型相同。優選地，所述接觸層包括：第一接觸層，位于所述第一高壓阱區中；第二接觸層，位于所述第一摻雜區中；以及第三接觸層，位于所述第二摻雜區中。優選地，所述導電通道包括：第一導電通道，與所述第一接觸層接觸，用于形成多個溝道柱的供源極連接；第二導電通道，與所述第二接觸層接觸，用于形成所述第一摻雜區與外部電路之間的電連接；以及第三導電通道，與所述第三接觸層接觸，用于形成所述第二高壓阱區與外部電路之間的電連接。優選地，所述柵疊層結構包括交替堆疊的多個柵極導體和多個層間絕緣層。優選地，還包括：柵線縫隙，用于將所述柵疊層結構中的所述柵極導體分割成多條柵線。優選地，所述導電通道位于所述柵線縫隙中。優選地，所述接觸層的材料包括硅化鎢。根據本專利技術的另一方面，提供一種制造3D存儲器件的方法，包括：在所述半導體襯底中沉積形成接觸層；以及在所述半導體襯底上形成陣列結構，形成所述陣列結構的步驟包括在所述半導體襯底上方形成柵疊層結構、貫穿所述柵疊層結構形成多個導電通道，其中，所述接觸層包括金屬硅化物并且分別與形成在所述半導體襯底中的有源區以及所述導電通道接觸。優選地，所述導電通道通過所述接觸層與所述有源區形成歐姆接觸。優選地，形成所述有源區的步驟包括：在所述半導體襯底中形成深阱區；在所述深阱區中形成第一高壓阱區并且摻雜類型相反；在所述半導體襯底中形成與所述第一高壓阱區鄰接的第二高壓阱區，并且所述第二高壓阱區與所述第一高壓阱區摻雜類型相反；在所述第一高壓阱區中形成第一摻雜區并且摻雜類型相同；以及在所述第二高壓阱區中形成第二摻雜區并且摻雜類型相同。優選地，形成所述接觸層的步驟包括：圖案化所述襯底，在所述襯底中形成多個開口；以及在所述多個開口中沉積所述金屬硅化物。優選地，所述開口的深度范圍包括0-5μm。優選地，形成所述接觸層的步驟包括：在所述第一高壓阱區中形成第一接觸層；在所述第一摻雜區中形成第二接觸層；以及在所述第二摻雜區中形成第三接觸層。優選地，所述導電通道包括：第一導電通道，與所述第一接觸層接觸，用于形成多個溝道柱的供源極連接；第二導電通道，與所述第二接觸層接觸，用于形成所述第一摻雜區與外部電路之間的電連接；以及第三導電通道，與所述第三接觸層接觸，用于形成所述第二高壓阱區與外部電路之間的電連接。優選地，所述柵疊層結構包括交替堆疊的多個柵極導體和多個層間絕緣層。優選地，形成導電通道的步驟包括形成柵線縫隙，用于將所述柵疊層結構中的柵極導電層分割成多條柵線，在所述柵線縫隙中形成導電通道。優選地，形成導電通道的步驟包括：刻蝕所述第一陣列結構，形成導電通道孔；以及在所述導電通道孔中沉積所述導電通道的材料，其中，所述刻蝕在遇到所述接觸層時停止。優選地，所述接觸層的材料包括硅化鎢。根據本專利技術實施例的3D存儲器件及其制造方法，通過在襯底中形成接觸層，并使觸層分別與形成在半導體襯底中的有源區以及導電通道接觸，從而減少了導電通道與襯底中有源區之間的接觸電阻與接觸電容。與現有技術不同，本專利技術實施例的3D存儲器采用接觸層使電通道與有源區形成歐姆接觸，增大了電通道與有源區形成歐姆接觸的面積，從而減少了電通道與有源區之間的電阻率，提高了3D存儲器的電性和良率。進一步地，本專利技術實施例的3D存儲器件制造方法采用接觸層作為刻蝕停止層，當刻蝕到達接觸層時停止，增大了刻蝕窗口，增加了刻蝕層數。附圖說明通過以下參照附圖對本專利技術實施例的描述，本專利技術的上述以及其他目的、特征和優點將更為清楚。圖1a和1b分別示出3D存儲器件的存儲單元串的等效電路圖和結構示意圖。圖2示出根據本專利技術實施例的3D存儲器件的立體圖。圖3示出根據本專利技術實施例的3D存儲器件制造方法的流程圖。圖4至8示出根據本專利技術實施例的3D存儲器件制造方法的各個階段的截面圖。具體實施方式以下將參照附圖更詳細地描述本專利技術。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。此外，可能未示出某些公知的部分。為了簡明起見，可以在一幅圖中描述經過數個步驟后獲得的半導體結構。應當理解，在描述器件的結構時，當將一層、一個區域稱為位于另一層、另一個區域“上面”或“上方”時，可以指直接位于另一層、另一個區域上面，或者在其與另一層、另一個區域之間還包含其它的層或區域。并且，如果將器件翻轉，該一層、一個區域將位于另一層、另一個區域“下面”或“下方”。如果為了描述直接位于另一層、另一個區域上面的情形，本文將采用“直接在……上面”或“在……上面并與之鄰接”的表述方式。在下文中描述了本專利技術的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本專利技術。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本專利技術。在理想的工藝中，采用刻蝕步驟與填充步驟形成貫穿陣列結構的導電通道。在填充步驟中，先沉積金屬(例如，TI)加熱與底部硅襯底反應形成TiSix本文檔來自技高網...

【技術保護點】
1.一種3D存儲器件，包括:半導體襯底；陣列結構，位于所述半導體襯底上，所述陣列結構包括位于所述半導體襯底上方的柵疊層結構、以及貫穿所述柵疊層結構的多個導電通道；以及接觸層，位于所述半導體襯底中，其中，所述接觸層包括沉積形成的金屬硅化物，分別與形成在所述半導體襯底中的有源區以及所述導電通道接觸。

【技術特征摘要】
1.一種3D存儲器件，包括:半導體襯底；陣列結構，位于所述半導體襯底上，所述陣列結構包括位于所述半導體襯底上方的柵疊層結構、以及貫穿所述柵疊層結構的多個導電通道；以及接觸層，位于所述半導體襯底中，其中，所述接觸層包括沉積形成的金屬硅化物，分別與形成在所述半導體襯底中的有源區以及所述導電通道接觸。2.根據權利要求1所述的3D存儲器件，其中，所述導電通道通過所述接觸層與所述有源區形成歐姆接觸。3.根據權利要求2所述的3D存儲器件，其中，所述有源區包括：深阱區，形成在所述半導體襯底中；第一高壓阱區，形成在所述深阱區中并且摻雜類型相反；第二高壓阱區，與所述第一高壓阱區鄰接并且摻雜類型相反；第一摻雜區，形成在所述第一高壓阱區中并且摻雜類型相同；以及第二摻雜區，形成在所述第二高壓阱區中并且摻雜類型相同。4.根據權利要求3所述的3D存儲器件，其中，所述接觸層包括：第一接觸層，位于所述第一高壓阱區中；第二接觸層，位于所述第一摻雜區中；以及第三接觸層，位于所述第二摻雜區中。5.根據權利要求4所述的3D存儲器件，其中，所述導電通道包括：第一導電通道，與所述第一接觸層接觸，用于形成多個溝道柱的供源極連接；第二導電通道，與所述第二接觸層接觸，用于形成所述第一摻雜區與外部電路之間的電連接；以及第三導電通道，與所述第三接觸層接觸，用于形成所述第二高壓阱區與外部電路之間的電連接。6.根據權利要求1所述的3D存儲器件，其中，所述柵疊層結構包括交替堆疊的多個柵極導體和多個層間絕緣層。7.根據權利要求1所述的3D存儲器件，還包括：柵線縫隙，用于將所述柵疊層結構中的所述柵極導體分割成多條柵線。8.根據權利要求7所述的3D存儲器件，其中，所述導電通道位于所述柵線縫隙中。9.根據權利要求1-8任一所述的3D存儲器件，其中，所述接觸層的材料包括硅化鎢。10.一種制造3D存儲器件的方法，包括：在所述半導體襯底中沉積形成接觸層；以及在所述半導體襯底上形成陣列結構，形成所述陣列結構的步驟包括在所述半導體襯底上方形成柵疊層結構、貫穿所述柵疊層結構形成多個導電通道，其中，所...

【專利技術屬性】
技術研發人員：左明光，
申請(專利權)人：長江存儲科技有限責任公司，
類型：發明
國別省市：湖北,42