應(yīng)用于雙環(huán)路延遲鎖相環(huán)的可編程數(shù)字控制延遲線制造技術(shù)

本發(fā)明專利技術(shù)提供了一種應(yīng)用于雙環(huán)路延遲鎖相環(huán)的可編程數(shù)字控制延遲線，可以提供兩種分辨率的延遲量，一種低分辨率的延遲量，另一種高分辨率的延遲量。本發(fā)明專利技術(shù)的延遲線主要由第一延遲線和第二延遲線組成。第一延遲線主要有雙延遲時(shí)間單元和單延遲時(shí)間單元組成。第二延遲線主要有雙延遲時(shí)間單元組成。雙延遲單元由兩個(gè)MUX構(gòu)成，在基于時(shí)間數(shù)字轉(zhuǎn)換器的鎖相環(huán)中提供偶數(shù)個(gè)MUX的固有延遲時(shí)間，第二種單延遲單元由三個(gè)MUX構(gòu)成，在基于時(shí)間數(shù)字轉(zhuǎn)換器的鎖相環(huán)中提供奇數(shù)個(gè)MUX的固有延遲時(shí)間，通過(guò)控制字來(lái)改變輸入信號(hào)的路徑來(lái)達(dá)到粗調(diào)和精調(diào)的目的。同時(shí)可編程數(shù)字控制延遲線可以作為兩個(gè)時(shí)間數(shù)字轉(zhuǎn)換器的組成部分，也可以用于雙環(huán)延遲鎖相環(huán)的數(shù)字控制延遲線。

Programmable digital control delay line for dual loop delay phase locked loop

【技術(shù)實(shí)現(xiàn)步驟摘要】
應(yīng)用于雙環(huán)路延遲鎖相環(huán)的可編程數(shù)字控制延遲線
本專利技術(shù)涉及鎖相環(huán)
，特別涉及一種雙環(huán)路鎖相環(huán)的可編程數(shù)字控制延遲線。
技術(shù)介紹
在集成電路(IC)中，內(nèi)部時(shí)鐘信號(hào)通常需要由鎖相環(huán)回路(delaylockedloop,DLL)的可編程數(shù)字控制線所產(chǎn)生。隨著半導(dǎo)體技術(shù)、存儲(chǔ)器芯片的發(fā)展及通信技術(shù)的快速發(fā)展，芯片的集成度越來(lái)越高、工作速度越來(lái)越快，使得芯片內(nèi)部時(shí)鐘信號(hào)的質(zhì)量需求越來(lái)越高。由于全數(shù)字雙環(huán)路延遲鎖相環(huán)具有“零偏移”、低噪聲、低抖動(dòng)、易集成以及已于設(shè)計(jì)，同時(shí)還能產(chǎn)生相位差為180°的時(shí)鐘信號(hào)的特點(diǎn)，因此適合應(yīng)用于大規(guī)模高速芯片的時(shí)鐘同步。全數(shù)字雙環(huán)路延遲鎖相環(huán)(DLL)的核心電路是可編程數(shù)字控制延遲線(DLCL)，它主要的作用就是根據(jù)數(shù)字控制信號(hào)產(chǎn)生一個(gè)與原輸入時(shí)鐘信號(hào)有一點(diǎn)過(guò)延遲時(shí)間的新的輸出信號(hào)。通常可編程數(shù)字控制延遲線主要有粗調(diào)數(shù)字延遲線和精調(diào)數(shù)字控制延遲線組成。通常設(shè)計(jì)各級(jí)間延遲時(shí)間是相同的。通常精調(diào)數(shù)字控制延遲線的可調(diào)范圍是一個(gè)粗調(diào)延遲單元的長(zhǎng)度。目前，對(duì)于雙環(huán)路的延遲鎖相都需要兩個(gè)粗調(diào)數(shù)字延遲線和兩個(gè)精調(diào)數(shù)字控制延遲線來(lái)實(shí)現(xiàn)。然而，對(duì)于一個(gè)雙環(huán)路延遲鎖相環(huán)增加了兩條不同延遲精度的延遲線，進(jìn)而增加了全數(shù)字雙環(huán)路延遲鎖相環(huán)的面積。現(xiàn)有一種基于MUX結(jié)構(gòu)的數(shù)字控制延遲線，如圖1所示，主要有兩條MUX延遲線組成。該基于MUX結(jié)構(gòu)的數(shù)字控制延遲線只能用作粗調(diào)延遲單元。工作過(guò)程為：MUX結(jié)構(gòu)的數(shù)字控制延遲線根據(jù)控制按照路徑1來(lái)提供延遲時(shí)間，并且該結(jié)構(gòu)不適用用于雙環(huán)路延遲鎖相環(huán)中。總之，目前需要本領(lǐng)域技術(shù)人員迫切解決的一個(gè)技術(shù)問(wèn)題就是：如何減小雙環(huán)路中數(shù)字控制延遲線的數(shù)量，來(lái)減小全數(shù)字雙環(huán)路鎖相環(huán)的面積，進(jìn)而減小大規(guī)模高速芯片的面積。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)的目的在于提供一種基于MUX結(jié)構(gòu)的可編程數(shù)字控制延遲線結(jié)構(gòu)，所要解決的問(wèn)題是提供一種全數(shù)字雙環(huán)路延遲鎖相環(huán)，該結(jié)構(gòu)可以有效地降低了全數(shù)字鎖相環(huán)結(jié)構(gòu)所需的晶體管數(shù)量，減小整個(gè)雙環(huán)路鎖相環(huán)的面積，降低雙環(huán)路延遲鎖相環(huán)的功耗。為解決上述技術(shù)問(wèn)題，本專利技術(shù)提供一種基于MUX結(jié)構(gòu)的可編程數(shù)字控制延遲線，包括：雙延遲時(shí)間單元模塊，所述雙延遲時(shí)間單元模塊主要由MUX1和MUX2級(jí)聯(lián)組成，用于提供兩個(gè)或零個(gè)MUX的固有延遲時(shí)間。單延遲時(shí)間單元模塊，所述單延遲時(shí)間單元模塊主要由三個(gè)MUX1級(jí)聯(lián)組成，用于提供一個(gè)或零個(gè)MUX的固有延遲時(shí)間。第一延遲線模塊，所述第一延遲線模塊主要由N/2個(gè)雙延遲時(shí)間單元模塊和一個(gè)單延遲時(shí)間單元模塊組成。第二延遲線模塊，所述第二延遲線模塊主要由N/2個(gè)雙延遲時(shí)間單元模塊組成。多路選擇器模塊，該模塊主要用來(lái)根據(jù)多路選擇器的控制信號(hào)來(lái)選擇第二延遲線模塊中的雙延遲時(shí)間單元模塊的輸出信號(hào)作為與輸入時(shí)鐘信號(hào)有180°相位差的時(shí)鐘信號(hào)。可選地，所述雙延遲時(shí)間單元模塊中的是由兩個(gè)不同尺寸的MUX組成，且對(duì)于第一個(gè)MUX而言，同一輸入信號(hào)從兩個(gè)不同的輸入端輸入到輸出的時(shí)間相等，對(duì)于第二個(gè)MUX而言，同一信號(hào)從兩個(gè)不同的輸入端輸入到輸出的時(shí)間不相等。可選地，所述的雙延遲時(shí)間單元模塊中，MUX1的一個(gè)輸入端I1連接輸入時(shí)鐘信號(hào)，另一個(gè)輸入端I0連接上一個(gè)雙延遲時(shí)間單元模塊的輸出信號(hào)，MUX2的兩個(gè)輸入端均連接來(lái)自該模塊的第一個(gè)MUX1的輸出信號(hào)。可選地，所述的第一延遲線模塊中，第一級(jí)雙延遲時(shí)間單元模塊中的第一個(gè)MUX1的輸入端I0連接用于時(shí)間數(shù)字轉(zhuǎn)換器的輸入信號(hào)START2或時(shí)鐘輸入信號(hào)，輸入端I1連接最后一級(jí)單延遲時(shí)間單元模塊的輸出。可選地，當(dāng)鎖相環(huán)處于初始化階段時(shí)，第一組控制字的第一位設(shè)置為高電平，其余均設(shè)置為低電平，第二組控制字全部設(shè)置為低電平，使得可編程控制延遲線作為延遲鎖相環(huán)的組成部分，提供內(nèi)部環(huán)路的延時(shí)可選地，所述在單延遲時(shí)間單元模塊中，第一個(gè)MUX1的輸入端I1連接輸入時(shí)鐘信號(hào)，另一輸入端連接上一級(jí)雙延遲時(shí)間單元模塊的輸出信號(hào)，第二個(gè)MUX1的輸入端I1連接第一個(gè)MUX的輸出信號(hào)，另一輸入端I0懸空，第三個(gè)MUX1的輸入端I1連接第一個(gè)MUX的輸出信號(hào)，另一個(gè)輸入端I0連接第二個(gè)MUX1的輸出信號(hào)。可選地，所述的第一延遲線模塊中，最后一級(jí)單延遲時(shí)間單元模塊中的第一個(gè)MUX1的輸入端I0連接輸入時(shí)鐘信號(hào)，輸入端I1連接上一級(jí)雙延遲時(shí)間單元模塊的輸出。可選地，所述的第二延遲延遲線的最后一級(jí)雙延遲時(shí)間單元的輸出連接至第一級(jí)雙延遲時(shí)間單元的一個(gè)MUX1的I0端，I1端輸入START2信號(hào)，第二個(gè)MUX的輸入端均連接第一個(gè)MUX的輸出信號(hào)，第二級(jí)雙延遲時(shí)間單元模塊的第一個(gè)MUX的I0輸入端連接第一延遲線模塊的第一個(gè)雙延遲時(shí)間單元模塊的輸出信號(hào)，I1輸入端連接第二延遲線的上一級(jí)雙延遲時(shí)間單元模塊的輸出信號(hào)。第二延遲線模塊的第N/2級(jí)雙延遲單元模塊的第一個(gè)MUX的I0輸入端連接第一延遲線模塊的第N/2-1級(jí)雙延遲時(shí)間單元模塊的輸出信號(hào)，I1輸入端連接第二延遲線模塊的上一級(jí)雙延遲時(shí)間單元模塊的輸出信號(hào)可選地，MUX1的兩個(gè)輸入端連接兩個(gè)尺寸一致的反相器。可選地，MUX2的I0輸入端和I1輸入端連接的兩個(gè)反相器的尺寸不一致，其中I1連接的反向器與MUX1的輸入端的反相器尺寸一致。可選地，多路選擇器模塊的輸入端連接第二延遲線模塊的每一個(gè)MUX的輸出信號(hào)，多路選擇器做用于180°相位差鎖相環(huán)的組成部分，根據(jù)控制字選擇其中一個(gè)完成與輸入時(shí)鐘信號(hào)相差180°的信號(hào)，當(dāng)雙環(huán)路鎖相環(huán)在相位調(diào)整階段時(shí)，將控制字編碼之后送入可編程數(shù)字控制延遲線，根據(jù)控制字來(lái)實(shí)現(xiàn)整個(gè)鎖相環(huán)的粗調(diào)和精調(diào)，多路選擇器控制字C用來(lái)實(shí)現(xiàn)粗調(diào)控制。可選地，可編程數(shù)字控制延遲線設(shè)置有四組控制字，第一組控制字S控制著雙延遲時(shí)間單元的第一個(gè)MUX選通路徑和單延遲時(shí)間單元中的第三個(gè)MUX的選通路徑，第二組控制信號(hào)Sa控制著第一延遲線的雙延遲單元的第二個(gè)MUX的選通路徑，第三組控制字信號(hào)D控制著第二延遲線的雙延遲時(shí)間單元的第二個(gè)MUX的選通路徑，第四組字控制為180°延遲鎖相環(huán)的粗調(diào)控制字，可選地，第二延遲線模塊的輸出端輸出零相位差的輸出時(shí)鐘信號(hào)，同時(shí)根據(jù)另一環(huán)路延遲鎖相環(huán)(180°相位差延遲鎖相環(huán))的粗調(diào)控制字，控制多路選擇器輸出相位差為180°的輸出時(shí)鐘信號(hào)，該結(jié)構(gòu)還可以通過(guò)控制字D來(lái)實(shí)現(xiàn)180°相位差延遲鎖相環(huán)的精調(diào)。可選地，該結(jié)構(gòu)用于基于時(shí)間數(shù)字轉(zhuǎn)換的全數(shù)字雙環(huán)路鎖相環(huán)時(shí)，當(dāng)所述第一延遲線模塊用于時(shí)間數(shù)字轉(zhuǎn)換器的相位差量化階段時(shí)，所述第一延遲線模塊的控制字S的第一位設(shè)置為低電平，其余均設(shè)置為高電平，控制字Sa全設(shè)置為高電平(“1”)，第一延遲線模塊的輸入信號(hào)沿著MUX1和MUX2的I1輸入口往后傳播。可選地，當(dāng)所述第二延遲線模塊用于時(shí)間數(shù)字轉(zhuǎn)換器的相位差量化階段時(shí)時(shí)，所述第一延遲線模塊的控制字設(shè)置為S，使其START2信號(hào)從一個(gè)二選一MUX的I0輸入端進(jìn)入，沿著后續(xù)MUX延遲鏈的MUX的I1輸入端進(jìn)行傳播，此時(shí)第二延遲線作為時(shí)間數(shù)字轉(zhuǎn)換器的延遲鏈。可選本文檔來(lái)自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
1.一種應(yīng)用于雙環(huán)路延遲鎖相環(huán)的可編程數(shù)字延遲線電路，包括功能轉(zhuǎn)換模塊，其特征在于，還包括：/n雙延遲時(shí)間單元模塊，所述雙延遲時(shí)間單元模塊包括互相級(jí)聯(lián)的二選一多路選擇器MUX1和MUX2，用于提供兩個(gè)或零個(gè)MUX的固有延遲時(shí)間t

【技術(shù)特征摘要】
1.一種應(yīng)用于雙環(huán)路延遲鎖相環(huán)的可編程數(shù)字延遲線電路，包括功能轉(zhuǎn)換模塊，其特征在于，還包括：
雙延遲時(shí)間單元模塊，所述雙延遲時(shí)間單元模塊包括互相級(jí)聯(lián)的二選一多路選擇器MUX1和MUX2，用于提供兩個(gè)或零個(gè)MUX的固有延遲時(shí)間tMUX，其中固有時(shí)間tMUX是輸入信號(hào)從MUX1的I0輸入端或I1輸入端輸入到輸出端的固有延遲時(shí)間，或是輸入信號(hào)從MUX2的I1輸入端輸入到輸出的固有延遲時(shí)間；
單延遲時(shí)間單元模塊，所述單延遲時(shí)間單元模塊包括三個(gè)互相級(jí)聯(lián)二選一MUX1，用于提供一個(gè)或零個(gè)MUX的固有延遲時(shí)間；
第一延遲線模塊，所述第一延遲線模塊包括互相級(jí)聯(lián)的N/2個(gè)雙延遲時(shí)間單元模塊和一個(gè)單延遲時(shí)間單元模塊組成的N+1級(jí)延遲線；
第二延遲線模塊，所述第二延遲線模塊包括互相級(jí)聯(lián)的N/2個(gè)雙延遲時(shí)間單元模塊級(jí)聯(lián)構(gòu)成的N級(jí)延遲線；
多路選擇器模塊，該模塊主要用于根據(jù)多路選擇器的控制信號(hào)來(lái)選擇第二延遲線模塊中的雙延遲時(shí)間單元模塊的輸出信號(hào)，用于產(chǎn)生與輸入時(shí)鐘信號(hào)有180°相位差的輸出時(shí)鐘信號(hào)。


2.如權(quán)利要求1所述的應(yīng)用于雙環(huán)路延遲鎖相環(huán)的可編程數(shù)字控制延遲線電路，其特征在于，所述多路選擇器MUX1和MUX2的尺寸不一樣，且對(duì)于MUX1而言，同一輸入信號(hào)沿著兩個(gè)不同的輸入到輸出路徑的傳播延遲相等，對(duì)于MUX2而言，同一信號(hào)沿著兩個(gè)不同的輸入到輸出路徑的傳播延遲不相等。


3.如權(quán)利要求1或2所述的應(yīng)用于雙環(huán)路延遲鎖相環(huán)的可編程數(shù)字延遲線電路，其特征在于，對(duì)于在一個(gè)雙延遲時(shí)間單元模塊中，MUX1的一個(gè)輸入端I1連接輸入時(shí)鐘信號(hào)，另一個(gè)輸入端I0連接上一級(jí)雙延遲時(shí)間單元模塊的輸出信號(hào)，MUX2的兩個(gè)輸入端均連接來(lái)自該雙延遲時(shí)間單元模塊的MUX1的輸出信號(hào)，對(duì)于在第一延遲線模塊中，第一個(gè)雙延遲時(shí)間單元模塊中的MUX1的輸入端I0連接用于時(shí)間數(shù)字轉(zhuǎn)換器的延遲線輸入信號(hào)START2，輸入端I1連接輸入時(shí)鐘信號(hào)。


4.如權(quán)利要求1所述的應(yīng)用于雙環(huán)路延遲鎖相環(huán)的可編程數(shù)字控制延遲線電路，其特征在于，在單延遲時(shí)間單元模塊中，第一個(gè)MUX1的輸入端I1連接輸入時(shí)鐘信號(hào)，另一輸入端連接上一級(jí)雙延遲時(shí)間單元模塊的輸出信號(hào)，第二個(gè)MUX1的輸入端I1連接第一個(gè)MUX1的輸出信號(hào)，另一輸入端I0懸空，第三個(gè)MUX1的輸入端I1連接第一個(gè)MUX1的輸出信號(hào)，另一個(gè)輸入端I0連接第二個(gè)MUX1的輸出信號(hào)。


5.如權(quán)利要求4所述的應(yīng)用于雙環(huán)路延遲鎖相環(huán)的可編程數(shù)字控制延遲線電路，其特征在于，在第一延遲線模塊中，最后一級(jí)單延遲時(shí)間單元模塊的輸出連接到第一延遲線模塊的第一級(jí)雙延遲時(shí)間單元模塊中...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：王少昊，張世琳，吳巍，徐征，
申請(qǐng)(專利權(quán))人：福州大學(xué)，
類型：發(fā)明
國(guó)別省市：福建;35