內(nèi)存接口電路、PHY芯片及處理器制造技術

本發(fā)明專利技術實施例提供一種內(nèi)存接口電路、PHY芯片及處理器，包括：數(shù)據(jù)寫入電路、數(shù)據(jù)讀取電路、并串轉換電路、串并轉換電路，其中，數(shù)據(jù)寫入電路與并串轉換電路連接，數(shù)據(jù)讀取電路與串并轉換電路連接；并串轉換電路用于接收內(nèi)存控制器發(fā)送的第一并行信號，將第一并行信號轉換為第一串行信號，并向數(shù)據(jù)寫入電路發(fā)送第一串行信號；串并轉換電路用于接收數(shù)據(jù)讀取電路發(fā)送的第二串行信號，將第二串行信號轉換為第二并行信號，并向內(nèi)存控制器發(fā)送第二并行信號。提高了對內(nèi)存的數(shù)據(jù)讀寫速率。

【技術實現(xiàn)步驟摘要】
內(nèi)存接口電路、PHY芯片及處理器
本專利技術實施例涉及電路領域，尤其涉及一種內(nèi)存接口電路、PHY芯片及處理器。
技術介紹
內(nèi)存控制器可以通過雙倍速率(DoubleDataRate，DDR)端口物理層(PortPhysicalLayer，PHY)對DDR內(nèi)存中的數(shù)據(jù)進行寫入操作或者讀取操作。DDRPHY中通常包括多個內(nèi)存接口電路，內(nèi)存控制器可以通過內(nèi)存接口電路對內(nèi)存中的數(shù)據(jù)進行讀寫操作。即，內(nèi)存控制器向DDR內(nèi)存中寫入的數(shù)據(jù)以及從DDR內(nèi)存讀取的數(shù)據(jù)均需要經(jīng)過內(nèi)存接口電路。在數(shù)據(jù)寫入時，內(nèi)存接口電路可以接收內(nèi)存控制器發(fā)送的串行數(shù)據(jù)，并對該串行數(shù)據(jù)進行處理，以將該串行數(shù)據(jù)寫入內(nèi)存。在數(shù)據(jù)讀取時，內(nèi)存接口電路可以從內(nèi)存中讀取串行數(shù)據(jù)，并將串行數(shù)據(jù)發(fā)送給內(nèi)存控制器。由于內(nèi)存控制器的數(shù)據(jù)傳輸速率(向內(nèi)存接口電路發(fā)送串行數(shù)據(jù)的速率、以及從內(nèi)存接口電路接收串行數(shù)據(jù)的速率)通常具有最大限制，使得對DDR內(nèi)存的數(shù)據(jù)讀寫速率也受到限制，導致對DDR內(nèi)存的數(shù)據(jù)讀寫速率較低。
技術實現(xiàn)思路
本專利技術實施例提供一種內(nèi)存接口電路、PHY芯片及處理器，提高了對內(nèi)存的數(shù)據(jù)讀寫速率。第一方面，本專利技術實施例提供一種內(nèi)存接口電路，包括：數(shù)據(jù)寫入電路、數(shù)據(jù)讀取電路、并串轉換電路、串并轉換電路，其中，所述數(shù)據(jù)寫入電路與所述并串轉換電路連接，所述數(shù)據(jù)讀取電路與所述串并轉換電路連接；所述并串轉換電路用于接收內(nèi)存控制器發(fā)送的第一并行信號，將所述第一并行信號轉換為第一串行信號，并向所述數(shù)據(jù)寫入電路發(fā)送所述第一串行信號；所述串并轉換電路用于接收所述數(shù)據(jù)讀取電路發(fā)送的第二串行信號，將所述第二串行信號轉換為第二并行信號，并向所述內(nèi)存控制器發(fā)送所述第二并行信號。在一種可能的實施方式中，所述數(shù)據(jù)寫入電路包括數(shù)據(jù)信號寫入模塊和同步信號寫入模塊，所述并串轉換電路包括第一并串轉換模塊和第二并串轉換模塊，其中，所述數(shù)據(jù)信號寫入模塊與所述第一并串轉換模塊連接，所述第一并串轉換模塊用于接收所述內(nèi)存控制器發(fā)送的第一并行數(shù)據(jù)信號，將所述第一并行數(shù)據(jù)信號轉換為第一串行數(shù)據(jù)信號，并向所述數(shù)據(jù)信號寫入模塊發(fā)送所述第一串行數(shù)據(jù)信號；所述同步信號寫入模塊與所述第二并串轉換模塊連接，所述第二并串轉換模塊用于接收所述內(nèi)存控制器發(fā)送的并行控制信號，將所述并行控制信號轉換為串行控制信號，并根據(jù)所述串行控制信號向所述同步信號寫入模塊發(fā)送同步信號，所述同步信號用于控制所述第一串行數(shù)據(jù)信號寫入內(nèi)存。在一種可能的實施方式中，所述第一并串轉換模塊包括第一時鐘生成單元和第一并串轉換單元，其中，所述第一時鐘生成單元和所述第一并串轉換單元連接；所述第一時鐘生成單元用于生成第一時鐘信號，所述第一并串轉換單元用于根據(jù)所述第一時鐘信號將所述第一并行數(shù)據(jù)信號轉換為第一串行數(shù)據(jù)信號。在一種可能的實施方式中，所述第一并串轉換模塊還包括第一延時單元，所述第一延時單元分別與所述第一并串轉換單元和所述數(shù)據(jù)信號寫入模塊連接。在一種可能的實施方式中，所述第二并串轉換模塊包括第二時鐘生成單元、第二并串轉換單元和門控單元，其中，所述第二時鐘生成單元分別與所述第二并串轉換單元和所述門控單元連接，所述門控單元還與所述第二并串轉換單元連接；所述第二時鐘生成單元用于生成第二時鐘信號，所述第二并串轉換單元用于根據(jù)所述第二時鐘信號將所述并行控制信號轉換為串行控制信號，所述第二時鐘生成單元還用于生成同步信號，所述門控單元用于在所述串行控制信號的控制下向所述同步信號寫入模塊發(fā)送所述同步信號。在一種可能的實施方式中，所述第二并串轉換模塊還包括第二延時單元，所述第二延時單元分別與所述門控單元和所述同步信號寫入模塊連接。在一種可能的實施方式中，所述數(shù)據(jù)讀取電路包括數(shù)據(jù)信號讀取模塊和同步信號讀取模塊，所述串并轉換電路包括串并轉換模塊和時鐘模塊，其中，所述串并轉換模塊分別與所述數(shù)據(jù)信號讀取模塊和所述時鐘模塊連接，所述時鐘模塊還與所述同步信號讀取模塊連接；所述時鐘模塊用于從所述同步信號讀取模塊接收第三時鐘信號，并根據(jù)所述第三時鐘信號生成第四時鐘信號；所述串并轉換模塊用于從所述數(shù)據(jù)信號讀取模塊接收第二串行數(shù)據(jù)信號，根據(jù)所述第四時鐘信號將所述第二串行數(shù)據(jù)信號轉換為第二并行數(shù)據(jù)信號，并向內(nèi)存控制器輸出所述第二并行數(shù)據(jù)信號；所述時鐘模塊還根據(jù)所述第三時鐘信號生成有效標志位，并向所述內(nèi)存控制器發(fā)送所述有效標志位，所述有效標志位用于控制所述內(nèi)存控制器讀取所述串并轉換模塊的輸出。在一種可能的實施方式中，所述時鐘模塊包括濾波單元和第三時鐘生成單元，其中，所述濾波單元分別與所述同步信號讀取模塊和所述第三時鐘生成單元連接，所述第三時鐘生成單元還與所述串并轉換模塊連接。在一種可能的實施方式中，所述串并轉換模塊包括串并轉換單元、第三延時單元和第四延時單元，其中，所述第三延時單元分別與所述第三時鐘生成單元和所述串并轉換單元連接；所述第四延時單元分別與所述數(shù)據(jù)信號讀取模塊和所述串并轉換單元連接。在一種可能的實施方式中，所述數(shù)據(jù)信號讀取模塊包括第一阻抗匹配單元、參考電壓生成單元、第一差分信號轉換單元、第一補償單元和第一方波信號生成單元，其中，所述第一差分信號轉換單元分別與所述第一阻抗匹配單元、所述參考電壓生成單元和所述第一補償單元連接；所述第一補償單元還與所述第一方波信號生成單元連接。第二方面，本專利技術實施例還提供一種PHY芯片，包括第一方面任一項所述的內(nèi)存接口電路。第三方面，本專利技術實施例還提供一種處理器，包括第二方面所示的PHY芯片。本申請?zhí)峁┑膬?nèi)存接口電路、PHY芯片和處理器，內(nèi)存接口電路包括數(shù)據(jù)寫入電路11、數(shù)據(jù)讀取電路12、并串轉換電路13、串并轉換電路14，其中，數(shù)據(jù)寫入電路11與并串轉換電路13連接，數(shù)據(jù)讀取電路12與串并轉換電路14連接。在數(shù)據(jù)寫入過程中，并串轉換電路13可以接收內(nèi)存控制器發(fā)送的第一并行信號，將第一并行信號轉換為第一串行信號，并向數(shù)據(jù)寫入電路11發(fā)送第一串行信號。在數(shù)據(jù)讀取過程中，串并轉換電路14可以接收數(shù)據(jù)讀取電路12發(fā)送的第二串行信號，將第二串行信號轉換為第二并行信號，并向內(nèi)存控制器發(fā)送第二并行信號。在數(shù)據(jù)寫入時，內(nèi)存接口電路可以接收內(nèi)存控制器發(fā)送的并行信號，并對并行信號進行處理，以將并行信號對應的數(shù)據(jù)寫入內(nèi)存，在內(nèi)存控制器的最大傳輸速率不變的情況下，內(nèi)存接口電路在相同的時段可以接收到更多的待寫入數(shù)據(jù)，以及將更多的數(shù)據(jù)寫入內(nèi)存，提高了數(shù)據(jù)寫入效率。在數(shù)據(jù)讀取時，內(nèi)存接口電路可以將從內(nèi)存中讀取的串行信號轉換為并行信號，并向內(nèi)存控制器發(fā)送并行信號，在內(nèi)存控制器的最大傳輸速率不變的情況下，內(nèi)存接口電路在相同的時段可以向內(nèi)存控制器發(fā)送更多的數(shù)據(jù)，進而提高了數(shù)據(jù)讀取效率。附圖說明為了更清楚地說明本專利技術實施例或現(xiàn)有技術中的技術方案，下面將對實施例或現(xiàn)有技術描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本專利技術的一些實施例，對于本領域普通技術人員來講，本文檔來自技高網(wǎng)...

【技術保護點】
1.一種內(nèi)存接口電路，其特征在于，包括：數(shù)據(jù)寫入電路、數(shù)據(jù)讀取電路、并串轉換電路、串并轉換電路，其中，/n所述數(shù)據(jù)寫入電路與所述并串轉換電路連接，所述數(shù)據(jù)讀取電路與所述串并轉換電路連接；/n所述并串轉換電路用于接收內(nèi)存控制器發(fā)送的第一并行信號，將所述第一并行信號轉換為第一串行信號，并向所述數(shù)據(jù)寫入電路發(fā)送所述第一串行信號；所述串并轉換電路用于接收所述數(shù)據(jù)讀取電路發(fā)送的第二串行信號，將所述第二串行信號轉換為第二并行信號，并向所述內(nèi)存控制器發(fā)送所述第二并行信號。/n

【技術特征摘要】
1.一種內(nèi)存接口電路，其特征在于，包括：數(shù)據(jù)寫入電路、數(shù)據(jù)讀取電路、并串轉換電路、串并轉換電路，其中，
所述數(shù)據(jù)寫入電路與所述并串轉換電路連接，所述數(shù)據(jù)讀取電路與所述串并轉換電路連接；
所述并串轉換電路用于接收內(nèi)存控制器發(fā)送的第一并行信號，將所述第一并行信號轉換為第一串行信號，并向所述數(shù)據(jù)寫入電路發(fā)送所述第一串行信號；所述串并轉換電路用于接收所述數(shù)據(jù)讀取電路發(fā)送的第二串行信號，將所述第二串行信號轉換為第二并行信號，并向所述內(nèi)存控制器發(fā)送所述第二并行信號。


2.根據(jù)權利要求1所述的內(nèi)存接口電路，其特征在于，所述數(shù)據(jù)寫入電路包括數(shù)據(jù)信號寫入模塊和同步信號寫入模塊，所述并串轉換電路包括第一并串轉換模塊和第二并串轉換模塊，其中，
所述數(shù)據(jù)信號寫入模塊與所述第一并串轉換模塊連接，所述第一并串轉換模塊用于接收所述內(nèi)存控制器發(fā)送的第一并行數(shù)據(jù)信號，將所述第一并行數(shù)據(jù)信號轉換為第一串行數(shù)據(jù)信號，并向所述數(shù)據(jù)信號寫入模塊發(fā)送所述第一串行數(shù)據(jù)信號；
所述同步信號寫入模塊與所述第二并串轉換模塊連接，所述第二并串轉換模塊用于接收所述內(nèi)存控制器發(fā)送的并行控制信號，將所述并行控制信號轉換為串行控制信號，并根據(jù)所述串行控制信號向所述同步信號寫入模塊發(fā)送同步信號，所述同步信號用于控制所述第一串行數(shù)據(jù)信號寫入內(nèi)存。


3.根據(jù)權利要求2所述的內(nèi)存接口電路，其特征在于，所述第一并串轉換模塊包括第一時鐘生成單元和第一并串轉換單元，其中，
所述第一時鐘生成單元和所述第一并串轉換單元連接；所述第一時鐘生成單元用于生成第一時鐘信號，所述第一并串轉換單元用于根據(jù)所述第一時鐘信號將所述第一并行數(shù)據(jù)信號轉換為第一串行數(shù)據(jù)信號。


4.根據(jù)權利要求3所述的內(nèi)存接口電路，其特征在于，所述第一并串轉換模塊還包括第一延時單元，所述第一延時單元分別與所述第一并串轉換單元和所述數(shù)據(jù)信號寫入模塊連接。


5.根據(jù)權利要求2所述的內(nèi)存接口電路，其特征在于，所述第二并串轉換模塊包括第二時鐘生成單元、第二并串轉換單元和門控單元，其中，
所述第二時鐘生成單元分別與所述第二并串轉換單元和所述門控單元連接，所述門控單元還與所述第二并串轉換單元連接；所述第二時鐘生成單元用于生成第二時鐘信號，所述第二并串轉換單元用于根據(jù)所述第二時鐘信號將所述并行控制信號轉換為串行控制信號，所述第二時鐘生成單元還用于生成同步信號，所述門控...

【專利技術屬性】
技術研發(fā)人員：林長龍，孫欣茁，鐘石強，
申請(專利權)人：龍芯中科技術有限公司，
類型：發(fā)明
國別省市：北京;11