識別中央處理器前端總線的電路制造技術

本實用新型專利技術提供了一種識別中央處理器前端總線的電路，包括一中央處理器及一北橋芯片，所述中央處理器具有若干總線頻率選擇端，其用于發送前端總線頻率選擇信號，所述北橋芯片也具有若干總線頻率選擇端，其用于接收前端總線頻率選擇信號，所述識別中央處理器前端總線的電路還包括一控制電路，其連接在所述中央處理器與所述北橋芯片之間，用于在所述中央處理器的前端總線頻率超出所述北橋芯片的識別范圍時，將所述中央處理器發出的前端總線頻率選擇信號轉化為所述北橋芯片所能識別的前端總線頻率選擇信號。所述電路在使用支持較低前端總線北橋芯片的情況下，可識別較高前端總線的中央處理器。（*該技術在2015年保護過期，可自由使用*）

【技術實現步驟摘要】
?識別中央處理器前端總線的電路
本技術涉及一種識別中央處理器前端總線的電路。
技術介紹
隨著中央處理器技術的發展，芯片廠商不斷推出前端總線頻率更高的中央處理器，前端總線頻率影響著中央處理器與北橋芯片之間的數據傳輸速度，在中央處理器與北橋芯片間傳輸數據時，北橋芯片是通過識別中央處理器發出的前端總線頻率選擇信號BSEL(Bus?Speed?Select)來偵測中央處理器運行于多大的前端總線頻率。業界常用的Intel系列中央處理器采用了LGA775封裝形式，其支持的前端總線由533MHZ、800MHZ可提升到1066MHZ，而目前Intel?915系列、925X系列芯片組只能支持前端總線533MHZ、800MHZ兩類中央處理器，但對于較高前端總線的中央處理器無法實現開機，例如1066MHZ前端總線中央處理器。請參閱圖1，為現有的一種支持533MHZ、800MHZ兩類中央處理器電路，其包括一用于發送前端總線頻率選擇信號的中央處理器10；一用于接收前端總線頻率選擇信號的北橋芯片20。當北橋芯片20的RSTIN信號(Reset?In，圖未示)由低電平跳變為高電平時，其會偵測由中央處理器10發出的三個前端總線頻率選擇信號BSEL[2:0]的邏輯電平，來識別中央處理器10的前端總線類別。533MHZ、800MHZ前端總線中央處理器10的BSEL[2:0]三個信號的邏輯電平分別如下表1所示，其中“1”代表邏輯高電平，“0”代表邏輯低電平。???????????????????????表1??中央處理器類型??BSEL2??BSEL1??BSEL0??533MHZ??0??0??1??800MHZ??0??1??0-->而1066MHZ中央處理器的BSEL[2:0]三個信號如表2所示，由于此類中央處理器發出的BSEL[2:0]三個邏輯電平信號在北橋芯片的RSTIN信號由低電平跳變為高電平時，北橋芯片無法識別，所以在目前533MHZ/800MHZ北橋芯片的主機板中，無法實現開機。????????????????????????表2??中央處理器類型??BSEL2??BSEL1??BSEL0??1066MHZ??0??0??0因此，在使用僅支持533MHZ/800MHZ較低前端總線北橋芯片的情況下提供一種可識別1066MHZ較高前端總線中央處理器的電路實為必要。
技術實現思路
鑒于以上
技術實現思路
，有必要提供一種識別中央處理器前端總線的電路。一種識別中央處理器前端總線的電路，包括一中央處理器及一北橋芯片，所述中央處理器具有若干總線頻率選擇端，其用于發送前端總線頻率選擇信號，所述北橋芯片也具有若干總線頻率選擇端，其用于接收前端總線頻率選擇信號，所述識別中央處理器前端總線的電路還包括一控制電路，其連接在所述中央處理器與所述北橋芯片之間，用于在所述中央處理器的前端總線頻率超出所述北橋芯片的識別范圍時，將所述中央處理器發出的前端總線頻率選擇信號轉化為所述北橋芯片所能識別的前端總線頻率選擇信號。所述電路在使用支持較低前端總線北橋芯片的情況下，可識別較高前端總線的中央處理器。所述中央處理器包括一第一總線頻率選擇端、一第二總線頻率選擇端、一第三總線頻率選擇端，所述北橋芯片包括一第一總線頻率選擇端、一第二總線頻率選擇端、一第三總線頻率選擇端，所述控制電路包括一第一電阻、一第二電阻，一第三電阻、一第四電阻、一三極管，所述第四電阻的一端與所述中央處理器的第一總線頻率選擇端相連接，其另一端與所述三極管的基極連接，所述三極管的發射極接地，其集電極與所述北橋芯片的第二總線頻率選擇端相連接。本技術通過將較高前端總線中央處理器工作時北橋芯片所接收的前端總線頻率選擇信號的邏輯電平狀態，與在較低前端總線中央處理器工作時北橋芯片所接收的前端總線頻率選擇信號的邏輯電平狀態設置相同，以此實-->現在使用支持較低前端總線北橋芯片的情況下，可識別較高前端總線的中央處理器。【附圖說明】圖1是現有技術中支持533MHZ、800MHZ兩類中央處理器的電路圖。圖2是本技術較佳實施方式的識別中央處理器前端總線的電路圖。【具體實施方式】一種識別中央處理器前端總線的電路，包括一中央處理器及一北橋芯片，所述中央處理器具有若干總線頻率選擇端，其用于發送前端總線頻率選擇信號，所述北橋芯片也具有若干總線頻率選擇端，其用于接收前端總線頻率選擇信號，所述識別中央處理器前端總線的電路還包括一控制電路，其連接在所述中央處理器與所述北橋芯片之間，用于在所述中央處理器的前端總線頻率超出所述北橋芯片的識別范圍時，將所述中央處理器發出的前端總線頻率選擇信號轉化為所述北橋芯片所能識別的前端總線頻率選擇信號。以533MHZ/800MHZ北橋芯片支持533MHZ、800MHZ、1066MHZ三類中央處理器為例來說明，請參閱圖2，為本技術較佳實施方式的識別中央處理器前端總線的電路圖，包括一中央處理器30、一北橋芯片40及一控制電路50。所述中央處理器30包括一第一總線頻率選擇端BSEL0、一第二總線頻率選擇端BSEL1、一第三總線頻率選擇端BSEL2。所述北橋芯片40包括一第一總線頻率選擇端BSEL0、一第二總線頻率選擇端BSEL1、一第三總線頻率選擇端BSEL2。所述控制電路50包括一第一電阻R1、一第二電阻R2、一第三電阻R3、一第四電阻R4、一NPN型三極管Q1。所述中央處理器30的第一總線頻率選擇端BSEL0、第三總線頻率選擇端BSEL2分別通過所述第一電阻R1、第三電阻R3連接至一電源Vcc，所述電源為1.2V，其用于提升中央處理器30的驅動能力；所述北橋芯片40的第一總線頻率選擇端BSEL0與所述中央處理器30的第一總線頻率選擇端BSEL0及所述第一電阻R1間的節點相連接，所述北橋芯片40的第三總線頻率選擇端BSEL2與所述中央處理器30的第三總線頻率選擇端BSEL2及所述第三電阻R3間的節點相連接；所述第四電阻R4的一端與所述中央處理器30的第一總線頻率選擇端BSEL0相連接，其另一端與所述三極管Q1的基極相連，用于防止中央處理器30的第一總線頻率選擇端BSEL0電平被箝位，所述三-->極管Q1的發射極接地，其集電極與所述北橋芯片40的第二總線頻率選擇端BSEL1及第二電阻R2間的節點連接，所述第二電阻R2連接至所述電源，其用于提升所述中央處理器30的驅動能力。本實施例通過將所述中央處理器30的第一總線頻率選擇端BSEL0與所述第四電阻R4及所述三極管Q1串接來控制所述北橋芯片40的第二總線頻率選擇端BSEL1接收到的前端總線頻率選擇信號，以便為所述北橋芯片40所能識別，在具體實施中是將1066MHZ中央處理器工作時北橋芯片BSEL[2:0]三端所接收信號的邏輯電平狀態，與在800MHZ中央處理器工作時北橋芯片BSEL[2:0]三端所接收信號的邏輯電平狀態設置相同，而在533MHZ、800MHZ兩類中央處理器工作時，北橋芯片BSEL[2:0]三端所接收信號的邏輯電平狀態保持原有邏輯狀態不變。在本實施例中三類中央處理器與北橋芯片的前端總線頻率選擇信號的邏輯電平狀態如表3所示。????????????????????????????????表3??中央處理器??類本文檔來自技高網...

【技術保護點】
一種識別中央處理器前端總線的電路，包括一中央處理器及一北橋芯片，所述中央處理器包括一第一總線頻率選擇端、一第二總線頻率選擇端、一第三總線頻率選擇端，所述北橋芯片包括一第一總線頻率選擇端、一第二總線頻率選擇端、一第三總線頻率選擇端，所述北橋芯片的第一總線頻率選擇端、第三總線頻率選擇端分別與所述中央處理器的第一總線頻率選擇端、第三總線頻率選擇端相連接，其特征在于：所述識別中央處理器前端總線的電路還包括一控制電路，其包括一第一電阻、一第二電阻，一第三電阻、一第四電阻、一三極管，所述第四電阻的一端與所述中央處理器的第一總線頻率選擇端相連接，其另一端與所述三極管的基極連接，所述三極管的發射極接地，其集電極與所述北橋芯片的第二總線頻率選擇端相連接。

【技術特征摘要】
1.一種識別中央處理器前端總線的電路，包括一中央處理器及一北橋芯片，所述中央處理器包括一第一總線頻率選擇端、一第二總線頻率選擇端、一第三總線頻率選擇端，所述北橋芯片包括一第一總線頻率選擇端、一第二總線頻率選擇端、一第三總線頻率選擇端，所述北橋芯片的第一總線頻率選擇端、第三總線頻率選擇端分別與所述中央處理器的第一總線頻率選擇端、第三總線頻率選擇端相連接，其特征在于：所述識別中央處理器前端總線的電路還包括一控制電路，其包括一第一電阻、一第二電阻，一第三電阻、一第四電阻、一三極管，所述第四電阻的一端與所述中央處理器的第一總線頻率選擇端相連接，其另一端與所述三極管的基極連接，所述三極管的發射極接地，其集電極與所述北橋芯片的第二總線頻率選擇端相連接。2.如權利要求1所述的識別中央處理器前端總線的電路，其特征在于：所述中央處理器的第一總線頻率選擇端、第三總線頻率選擇端分別通過所述第一電阻、第三電阻連接至一電源。3.如權利要求2所述的識別中央處理器前端總線的電路，其特征在于：所述北橋芯片的第一總線頻率選擇端與所述中央處理器的第一總線頻率選擇端及所述第一電阻間的節點相連接，所述北橋芯片的第三總線頻率選擇端與所述中央處理器的第三總線頻率選擇端及所述第三電阻間的節點相連接。4.如權利要求1所述的識別中央處理器前端總線的電路，其特征在于：所述三極管的集電極與所述北橋芯片的第二總線頻率選擇端及所述第二電阻間的節點連接，所述第二電阻連接至所述電源。5.如權利要求2至4中任何一項所述的識別中央處理器前端總線的電路，其特征...

【專利技術屬性】
技術研發人員：王志宏，
申請(專利權)人：鴻富錦精密工業深圳有限公司，鴻海精密工業股份有限公司，
類型：實用新型
國別省市：94[中國|深圳]