本發(fā)明專利技術實施例提供一種外設訪問控制方法、裝置與系統(tǒng)，所述方法包括：接收處理器發(fā)出的控制信號；當所述控制信號為對外設的操作命令時，禁止所述處理器發(fā)出下一操作命令；接收所述外設發(fā)出的響應信號；當所述響應信號為操作完成信號時，允許所述處理器發(fā)出下一操作命令。該方法通過實時監(jiān)測外設的工作狀態(tài)來控制所述處理器對多個外設的訪問，解決了系統(tǒng)總線對多個不同速率外設進行訪問時效率不高的問題，當系統(tǒng)總線下接有多個不同速率的外設時，可以動態(tài)調(diào)節(jié)訪問速率，保持較高的訪問效率。
【技術實現(xiàn)步驟摘要】
本專利技術關于通信
，特別關于一種外設訪問控制方法、裝置與系統(tǒng)。
技術介紹
PowerPC是二十世紀九十年代由IBM(國際商用機器公司)、Apple(蘋果公司)和Motorola(摩托羅拉)公司聯(lián)合開發(fā)的處理器?，F(xiàn)屬于前身為摩托羅拉半導體的Freescale(飛思卡爾)半導體公司。PowerPC應用于通信、工控以及各類消費電子產(chǎn)品等多個領域，是通信設備中運用最多的處理器，在通信領域中具有十分重要的地位?？偩€是指通過分時復用的方式，將信息從一個或多個源部件傳送到一個或多個目的部件的一組傳輸線，是芯片間傳輸數(shù)據(jù)的公共通道。系統(tǒng)總線指連接微處理器和外圍器件的并行總線。系統(tǒng)總線按照不同功能可分為數(shù)據(jù)總線、地址總線和控制總線。數(shù)據(jù)總線用于傳送數(shù)據(jù)信息，是雙向的總線，即可把微處理器的數(shù)據(jù)傳送到外圍器件，也可將外圍器件的數(shù)據(jù)傳送到微處理器。地址總線專門用來傳送地址，由于地址只需從微處理器傳向外圍器件，所以地址總線總是單向的?？刂瓶偩€用來傳送控制信號和時序信號?？刂菩盘栔校械氖俏⑻幚砥魉屯鈬骷模缱x/寫信號，片選信號、復位信號等，實現(xiàn)對想要操作的芯片的選擇，表明對其的操作是讀或?qū)懀瑢π枰僮鞯男酒膹臀坏裙δ?；也有外圍器件反饋給微處理器的，如中斷請求信號。芯片的時序體現(xiàn)了具體活動內(nèi)容的先后關系，對芯片的操作需要嚴格的遵守芯片資料上的時序圖所規(guī)定的時序關系。滿足時序關系時，芯片才能正常的被操作。UPM(用于可編程機器，User?Programmable?Machine)總線是PowerPC-->中一種可對外部設備進行訪問的系統(tǒng)總線。它的特點是可以由用戶通過軟件定制總線的控制時序來初始化其外部引腳，以達到對多種外部設備進行靈活控制的目的。UPM的控制總線中有一條可通過寄存器設置啟用的名為UPMWAIT的控制線。它的作用是：在PowerPC發(fā)起的一次讀寫操作時，在其有效的情況下，UPM的控制總線狀態(tài)保持不變(UPM狀態(tài)鎖定)，此時將維持該外設當前的工作狀態(tài)，處理器不會對其發(fā)起下一次操作指令；直到UPMWAIT無效的時候這種保持不變的狀態(tài)才解除(UPM狀態(tài)解除)，此時處理器可以繼續(xù)對該外設發(fā)起下一次操作指令。CPLD(Complex?Programmable?Logic?Device)為復雜可編程邏輯器件，用戶可以根據(jù)各自需要采用CPLD自行構造邏輯功能的數(shù)字集成電路，其基本設計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言(一種用軟件的方式描述電路結構的語言)等方法生成相應的目標文件，通過下載電纜將代碼燒寫到CPLD中，實現(xiàn)設計的數(shù)字系統(tǒng)的功能。CPLD有很多的I/O引腳，可被約束為輸入、輸出或雙向，由硬件描述語言根據(jù)實際使用情況任意定義。狀態(tài)機由多種狀態(tài)和連接這些狀態(tài)的轉(zhuǎn)換條件組成。當某一個條件滿足時，它會觸發(fā)狀態(tài)之間的轉(zhuǎn)換，導致狀態(tài)機從一種狀態(tài)轉(zhuǎn)化到另一種新的狀態(tài)，并且在每種狀態(tài)下都可以具有相應的動作?，F(xiàn)有技術中，在僅使用UPM總線對一個外設進行訪問的時候，可以利用其UPMWAIT功能達到對器件的靈活控制，但在現(xiàn)在電子電路設計中，集成度越來越高，功能越來越多樣化，很多時候處理器需要通過總線對多個不同類型的外圍設備進行訪問控制。大部分總線對設備在總線上運行的速率在其規(guī)范中有明確的規(guī)定，如最常見的PCI總線就固定運行在33Mhz或66Mhz下，要求外部設備符合其定義的規(guī)范。UPM總線為了達到對多種外設進行靈活控制的目的，對外設沒有具體要求，而是通過改變自身的控制時序去主動適應外圍設備，這樣做可以達到為更為廣泛的設備提供支持的目的。連接在UPM總線下的各類設備的接口速率差別可能很大，為了滿足低速-->設備的時序要求，實現(xiàn)對其正常的訪問，就不得不降低總線訪問速率。但這樣做時，高速設備雖然仍能得到正確的控制信號，能被正常操作，但因高速設備很快就能完成CPU所要求的操作，大部分時候高速設備都是在等待CPU的下一個操作命令，對高速設備的訪問效率就大大的降低了。
技術實現(xiàn)思路
為了解決現(xiàn)有技術中的缺陷，本專利技術實施例的目的是提供一種外設訪問控制方法、裝置與系統(tǒng)。該方法對外設的工作狀態(tài)進行實時監(jiān)視，在外設正在進行當前操作時禁止處理器發(fā)出下一操作命令，當外設完成一次操作時及時將該狀態(tài)反饋給處理器，并觸發(fā)處理器發(fā)出下一操作命令，這種方式避免了對所有外設采用統(tǒng)一的訪問速率導致的高速設備等待低速設備的問題。為實現(xiàn)以上專利技術目的，本專利技術實施例提供一種外設訪問控制方法，所述方法包括：接收處理器發(fā)出的控制信號；當所述控制信號為對外設的操作命令時，禁止所述處理器發(fā)出下一操作命令；接收所述外設發(fā)出的響應信號；當所述響應信號為操作完成信號時，允許所述處理器發(fā)出下一操作命令。為實現(xiàn)以上專利技術目的，本專利技術實施例還提供一種外設訪問控制裝置，所述裝置包括：控制信號接收單元，用于接收處理器發(fā)出的控制信號；外設信號接收單元，用于接收所述外設發(fā)出的響應信號；處理器控制單元，用于當所述控制信號為對所述外設的操作命令時，禁止所述處理器發(fā)出下一操作命令；當所述響應信號為操作完成信號時，允許所述處理器發(fā)出下一操作命令。為實現(xiàn)以上專利技術目的，本專利技術實施例還提供一種外設訪問控制系統(tǒng)，所述系統(tǒng)包括：處理器、與所述處理器連接的多個外設以及連接所述處理器和所述多個外設的外設訪問控制裝置；所述外設訪問控制裝置包括：控制信號接收單元，用于接收所述處理器發(fā)出的控制信號；外設信號接收單元，用于接收所述外設發(fā)出的響應信號；處理器控制單元，用于當所述控制信號為對所述外設的操作命令時，禁止所述處理器發(fā)出下一操作命令；當所述響應信號為操作完成信號時，允許所述處理器發(fā)出下一操作命令。-->為實現(xiàn)以上專利技術目的，本專利技術實施例還提供一種外設訪問控制系統(tǒng)，所述系統(tǒng)包括：處理器，連接所述處理器的多個外設，以及連接所述處理器和所述多個外設的外設訪問控制裝置；所述處理器的地址線、數(shù)據(jù)線和控制線分別與每個外設連接，所述處理器的控制線還連接所述訪問控制裝置，每個外設的響應信號線連接所述外設訪問控制裝置，所述外設訪問控制裝置連接所述處理器的訪問控制管腳；所述外設訪問控制裝置包括：控制信號接收單元，用于接收所述處理器發(fā)出的控制信號；外設信號接收單元，用于接收所述外設發(fā)出的響應信號；處理器控制單元，用于當所述控制信號為對所述外設的操作命令時，將所述處理器的訪問控制管腳設置為有效以禁止所述處理器發(fā)出下一操作命令；當所述響應信號為操作完成信號時，將所述處理器的訪問控制管腳設置為無效以允許所述處理器發(fā)出下一操作命令。本專利技術實施例的方法通過實時監(jiān)測外設的工作狀態(tài)來控制所述處理器對多個外設的訪問，解決了系統(tǒng)總線對多個不同速率外設進行訪問時效率不高的問題。當系統(tǒng)總線下接有多個不同速率的外設時，處理器在接收到當前訪問的外設發(fā)送的操作完成信號時即發(fā)起下一次操作命令，這種處理方式使處理器對高速率外設采用較高的訪問速率，對低速率外設采用較低的訪問速率，使訪問速率能夠根據(jù)外設速率進行動態(tài)調(diào)節(jié)，在系統(tǒng)總線連接有多個不同速率的外設時能夠保持較高的訪問效率。附圖說明此處所說明的附圖用來提供對本專利技術的進一步理解，構成本申請的一部分，并不構成對本專利技術的限定。在附圖中：圖1為本專利技術實施例的系統(tǒng)原理圖；圖2為本專利技術實施例的外設訪問控制方法流程本文檔來自技高網(wǎng)...
【技術保護點】
一種外設訪問控制方法，其特征在于，所述方法包括： 接收處理器發(fā)出的控制信號； 當所述控制信號為對外設的操作命令時，禁止所述處理器發(fā)出下一操作命令； 接收所述外設發(fā)出的響應信號； 當所述響應信號為操作完成信號時，允許所 述處理器發(fā)出下一操作命令。
【技術特征摘要】
1、一種外設訪問控制方法，其特征在于，所述方法包括：接收處理器發(fā)出的控制信號；當所述控制信號為對外設的操作命令時，禁止所述處理器發(fā)出下一操作命令；接收所述外設發(fā)出的響應信號；當所述響應信號為操作完成信號時，允許所述處理器發(fā)出下一操作命令。2、根據(jù)權利要求1所述的方法，其特征在于，通過設置所述處理器的訪問控制管腳來禁止或允許所述處理器發(fā)出下一操作命令。3、根據(jù)權利要求2所述的方法，其特征在于，所述處理器為PowerPc，所述處理器的訪問控制管腳為UPMWAIT；通過設置所述處理器的訪問控制管腳來禁止或允許所述處理器發(fā)出下一操作命令，包括：將UPMWAIT管腳設置為無效以允許PowerPc處理器發(fā)出下一操作命令，將UPMWAIT管腳設置為有效以禁止所述PowerPc處理器發(fā)出下一操作命令。4、根據(jù)權利要求1所述的方法，其特征在于，所述響應信號為READY信號。5、根據(jù)權利要求1所述的方法，其特征在于，所述方法還包括：當在一等待時間內(nèi)沒有收到所述外設的響應信號時，允許所述處理器發(fā)出下一操作命令。6、根據(jù)權利要求5所述的方法，其特征在于，所述方法還包括：根據(jù)不同外設的接口速率分別設置不同的所述等待時間。7、一種外設訪問控制裝置，其特征在于，所述裝置包括：控制信號接收單元，用于接收處理器發(fā)出的控制信號；外設信號接收單元，用于接收所述外設發(fā)出的響應信號；處理器控制單元，用于當所述控制信號為對所述外設的操作命令時，禁止所述處理器發(fā)出下一操作命令；當所述響應信號為操作完成信號時，允許所述處理器發(fā)出下一操作命令。8、根據(jù)權利要求7所述的裝置，其特征在于，所述處理器控制單元通過設置所述處理器的訪問控制管腳來禁止或允許所述處理器發(fā)出下一操作命令。9、根據(jù)權利要求8所述的裝置，其特征在于，所述處理器為PowerPc，所述處理器的訪問控制管腳為UPMWAIT；所述處理器控制單元，用于將UPMWAIT管腳設置為無效以允許PowerPc處理器發(fā)出下一操作命令，將UPMWAIT管腳設置為...
【專利技術屬性】
技術研發(fā)人員：周磊，
申請(專利權)人：福建星網(wǎng)銳捷網(wǎng)絡有限公司，
類型：發(fā)明
國別省市：35[中國|福建]
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