鎖存電路和觸發(fā)電路制造技術(shù)

本發(fā)明專利技術(shù)涉及一種鎖存電路和使用該鎖存電路的觸發(fā)電路。所述鎖存電路包括：第一節(jié)點(diǎn)，其是三個或者更多，并且向其設(shè)置第一信號電平的電壓；第二節(jié)點(diǎn)，其是三個或者更多，并且向其設(shè)置通過反相第一信號電平而獲得的第二信號電平的電壓；以及第一節(jié)點(diǎn)電壓控制電路，其具有所述第一節(jié)點(diǎn)；以及第二節(jié)點(diǎn)電壓控制電路，其具有第二節(jié)點(diǎn)。所述第一節(jié)點(diǎn)電壓控制電路中的每個與三個或者更多的第二節(jié)點(diǎn)中的至少兩個連接，并且基于至少兩個第二節(jié)點(diǎn)的電壓來控制第一節(jié)點(diǎn)的電壓。第二節(jié)點(diǎn)電壓控制電路中的每個與三個或者更多的第一節(jié)點(diǎn)中的至少兩個連接，并且基于至少兩個第一節(jié)點(diǎn)的電壓來控制第二節(jié)點(diǎn)的電壓。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專利技術(shù)涉及一種鎖存電路和使用該鎖存電路的觸發(fā)電路。
技術(shù)介紹
近些年來，已知軟誤差是由向鎖存電路輻射的高能輻射(阿爾發(fā)射 線和中子束)引起的。所述軟誤差是由其中數(shù)據(jù)被反相的"單事件擾動 (SEU)"引起的故障，這是由下述現(xiàn)象引起的阿爾發(fā)射線和/或中子束 入射在鎖存電路上，以產(chǎn)生電荷，并且所述電荷被用于保留數(shù)據(jù)的區(qū) 域(節(jié)點(diǎn))收集。所述軟誤差是瞬時故障，并且如果可以再重寫正確的數(shù) 據(jù)，則鎖存電路將再一次正常地工作。但是，即便是暫時地，由于被 存儲數(shù)據(jù)被反相，因此存在其影響在整個計算機(jī)系統(tǒng)內(nèi)起作用的情況。在圖l內(nèi)所示的傳統(tǒng)鎖存電路內(nèi)發(fā)生的軟誤差將作為一個示例來 說明。圖l是示出了鎖存電路的基本配置的電路圖。在此，連接到節(jié)點(diǎn)Nl 0 A或/和節(jié)點(diǎn)N20B的傳輸門被省略。將說明在節(jié)點(diǎn)N10A被設(shè)置為"1"(高電平)并且節(jié)點(diǎn)N20B被設(shè)置 為"0"(低電平)的狀態(tài)內(nèi)發(fā)生電荷的收集的情況。在初始階段，因?yàn)?在節(jié)點(diǎn)N10A內(nèi)的電壓處于高電平，所以P溝道型MOS晶體管MP10B被 保持在導(dǎo)通狀態(tài)內(nèi)，并且N溝道型MOS晶體管MN10B被保持在截止?fàn)?態(tài)內(nèi)。此外，因?yàn)樵诠?jié)點(diǎn)N20B內(nèi)的電壓處于低電平，所以P溝道型MOS 晶體管MP10A被保持在截止?fàn)顟B(tài)內(nèi)，并且N溝道型MOS晶體管MN10A 被保持在導(dǎo)通狀態(tài)內(nèi)。在此，如果允許輻射入射在節(jié)點(diǎn)N10A附近，則 在節(jié)點(diǎn)N10A內(nèi)收集電子，使得被設(shè)置到節(jié)點(diǎn)N10A的數(shù)據(jù)從"1"向"0" 反相(節(jié)點(diǎn)N10A從高電平向低電平改變)。此時，因?yàn)镻溝道MOS晶體管 MP10B和N溝道型MOS晶體管MN10B的柵極電壓改變到低電平，所以P溝道型MOS晶體管MP10B從截止?fàn)顟B(tài)改變到導(dǎo)通狀態(tài)，并且N溝道型 MOS晶體管MN10B從導(dǎo)通狀態(tài)改變到截止?fàn)顟B(tài)。由此，節(jié)點(diǎn)N20B的電 壓改變到高電平。即，被設(shè)置到節(jié)點(diǎn)N20B的數(shù)據(jù)從"0"向"1"反相。因此，在圖l內(nèi)所示的鎖存電路將繼續(xù)保持應(yīng)當(dāng)初始鎖存的數(shù)據(jù)的反相 狀態(tài)。作為用以針對這樣的軟誤差的半導(dǎo)體存儲器，已知DICE(雙互鎖單 元)。圖2示出了傳統(tǒng)的DICE的基本配置。在圖2內(nèi)所示的DICE內(nèi)，即 使電荷的收集發(fā)生在一個節(jié)點(diǎn)處，軟誤差基本上不發(fā)生。參見圖2，將 說明在DICE內(nèi)抑制軟誤差的原理。該DICE提供有節(jié)點(diǎn)N10A和N10C，在所述節(jié)點(diǎn)N10A和N10C處 設(shè)置同一信號電平的數(shù)據(jù)；以及節(jié)點(diǎn)N20B和N20D，在所述節(jié)點(diǎn)N20B 和N20D處設(shè)置了被設(shè)置到節(jié)點(diǎn)N10A、 N10C的上述數(shù)據(jù)的反相數(shù)據(jù)。 例如，當(dāng)節(jié)點(diǎn)N10A和N10C被設(shè)置到數(shù)據(jù)"1"時，節(jié)點(diǎn)N20B和N20D 被設(shè)置到數(shù)據(jù)"0"。在這種情況下，因?yàn)樵诠?jié)點(diǎn)N10A和N10C內(nèi)的電 壓處于高電平，所以P溝道型MOS晶體管MP10B和MP10D被保持在關(guān)斷 狀態(tài)，且N溝道型MOS晶體管MN10B和MN10D保持在導(dǎo)通狀態(tài)。此夕卜， 因?yàn)樵诠?jié)點(diǎn)N20B和N20D內(nèi)的電壓處于低電平，所以P溝道型MOS晶體 管MP10A和MP10C被保持在導(dǎo)通狀態(tài)，且N溝道型MOS晶體管MN10A 和MN10C被保持在截止?fàn)顟B(tài)。在此，如果輻射入射在節(jié)點(diǎn)N10A附近，則將在節(jié)點(diǎn)N10A處收集 電荷，并且被設(shè)置到節(jié)點(diǎn)N10A的數(shù)據(jù)將從"1"反相到"0"(從高電平 轉(zhuǎn)變?yōu)榈碗娖?。此時，因?yàn)镻溝道型MOS晶體管MP10B和N溝道型MOS 晶體管MN10D的柵極電壓改變到低電平，所以P溝道型MOS晶體管 MP10B從截止?fàn)顟B(tài)向?qū)顟B(tài)改變，且N溝道型MOS晶體管MN10D從 導(dǎo)通狀態(tài)向截止?fàn)顟B(tài)改變。另一方面，此時，N溝道型MOS晶體管 MN10B和P溝道型MOS晶體管MP10D仍然分別在導(dǎo)通狀態(tài)和截止?fàn)顟B(tài) 內(nèi)。因此，節(jié)點(diǎn)N20B和N20D的電壓從低電平向既非低電平也非高電平的不穩(wěn)定的電平(不確定的值)改變。這個電壓改變傳播到P溝道型MOS 晶體管MP10C和N溝道型MOS晶體管MN10C，并且也在預(yù)定時間后影 響節(jié)點(diǎn)N10C的電壓。但是，因?yàn)槠湫枰囟〞r間直到節(jié)點(diǎn)N10C的電壓 穩(wěn)定，因此在那個時間期間，節(jié)點(diǎn)N10C可以保持高電平電壓。即，即 使節(jié)點(diǎn)N10A的數(shù)據(jù)"1"被反相到數(shù)據(jù)"0"，節(jié)點(diǎn)N10C也繼續(xù)保持?jǐn)?shù) 據(jù)"1" 一段時間。如果在此時間期間在節(jié)點(diǎn)N10A內(nèi)的電荷收集結(jié)束， 則每個節(jié)點(diǎn)的電壓可以通過在節(jié)點(diǎn)N10C內(nèi)保持的電壓返回。因而，在 DICE內(nèi)，因?yàn)榧词乖趩蝹€節(jié)點(diǎn)內(nèi)發(fā)生電荷收集也抑制軟誤差，所以可 以減少鎖存電路的軟誤差率。此外，作為另一個示例，在日本專利申請公布(JP-P2006-129477A: 現(xiàn)有技術(shù)1)內(nèi)描述了一種用于改善鎖存電路的軟誤差率的技術(shù)。在現(xiàn)有 技術(shù)l內(nèi)描述的半導(dǎo)體電路具有兩個反相器，其輸出和輸入中的每個連 接來用于反饋，并且當(dāng)一個反相器的輸入通過電荷收集而有故障時， 通過控制信號使得所述反相器處于三態(tài)或者高阻抗?fàn)顟B(tài)內(nèi)，由此改善 了軟誤差率。近些年來，已經(jīng)指出了一個電荷共享問題通過兩個或者更多的 節(jié)點(diǎn)來收集由一次輻射入射產(chǎn)生的電荷。電荷共享的問題將在下文內(nèi) 被描述作為現(xiàn)有技術(shù)2的0. Amusan等的"Single Event Upsets in a 130 nm Hardened Latch Design Due to Charge Sharing(在由于電荷共享導(dǎo)致 的130納米硬化鎖存設(shè)計內(nèi)的單事件擾動)"(45th Annual International Reliability Physics Symposium, IEEE Proceedings, United States, 2007， pp. 306-311(第45屆年度國際可靠性物理研討會，IEEE會刊，美國，2007， 第306-311頁))；作為現(xiàn)有技術(shù)3的N. Seifert等的"Assessing the impact of scaling on the efficacy of spatial redundancy based SER mitigation schemes for terrestrial applications (估計定標(biāo)對于用于地面應(yīng)用的基于 空間冗余的SER遷移方案的功效的影響)"(在2007年10月23日因特網(wǎng) (URL: http:〃www.seise.org/selse07.program.linked.htm)上搜索到的IEEE Workshop on Silicon Errors in Logic-System Effects, United States,2007(關(guān)于在邏輯系統(tǒng)效應(yīng)上的硅誤差的IEEE工作室，美國，2007))。 雖然在圖2內(nèi)所示的DICE可以抑制由在一個節(jié)點(diǎn)內(nèi)的電荷收集產(chǎn)生的 軟誤差，但是鎖存的數(shù)據(jù)被反相，并且，當(dāng)在兩個或者多個節(jié)點(diǎn)內(nèi)發(fā) 生電荷收集時，軟誤差將發(fā)生。例如，在上述示例內(nèi)，當(dāng)同時在兩個節(jié)點(diǎn)N10A和N10C內(nèi)發(fā)生電 荷收集時，P溝道型MOS晶體管MP10B和MP10幾乎同時從截止?fàn)顟B(tài)改 變到接通狀態(tài)，并且N溝道型MOS晶體管MN10B和MN10D幾乎同時從 接通狀態(tài)改變到截止?fàn)顟B(tài)。在這種情況下，與如上所述的原理類似， 不僅其上已經(jīng)入射了輻射的節(jié)點(diǎn)N10A和N10C，而且其上未入射輻射的 節(jié)點(diǎn)N20B和N20D立本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種鎖存電路，包括：　第一節(jié)點(diǎn)，其是三個或者更多，并且向其設(shè)置第一信號電平的電壓；　第二節(jié)點(diǎn)，其是三個或者更多，并且向其設(shè)置通過反相所述第一信號電平而獲得的第二信號電平的電壓；　第一節(jié)點(diǎn)電壓控制電路，具有所述第一節(jié)點(diǎn)；以及 ，　第二節(jié)點(diǎn)電壓控制電路，具有所述第二節(jié)點(diǎn)，　其中，所述第一節(jié)點(diǎn)電壓控制電路中的每個與所述三個或者更多的第二節(jié)點(diǎn)中的至少兩個相連接，并且基于所述至少兩個第二節(jié)點(diǎn)的電壓來控制所述第一節(jié)點(diǎn)的電壓，以及　所述第二節(jié)點(diǎn)電壓控制電路 中的每個與所述三個或者更多的第一節(jié)點(diǎn)中的至少兩個相連接，并且基于所述至少兩個第一節(jié)點(diǎn)的電壓來控制所述第二節(jié)點(diǎn)的電壓。

【技術(shù)特征摘要】
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【專利技術(shù)屬性】
技術(shù)研發(fā)人員：山本寬，
申請(專利權(quán))人：恩益禧電子股份有限公司，
類型：發(fā)明
國別省市：JP[日本]