半導體器件和制造半導體器件的方法技術

在處于晶圓狀態的半導體設備中，元件區域和劃線區域被限定在半導體襯底的一個主表面中。在元件區域中，垂直MOS晶體管形成為半導體元件。在劃線區域中，限定了n型列區域和p型列區域。n型列電阻器形成在n型列區域中。p型列電阻器形成在p型列區域中。阻器形成在p型列區域中。阻器形成在p型列區域中。

【技術實現步驟摘要】
半導體器件和制造半導體器件的方法
[0001]相關申請的交叉引用
[0002]于2021年7月19日提交的日本專利申請No.2021
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118820的包括說明書、附圖和摘要的公開內容通過引用整體并入本文。

技術介紹

[0003]本專利技術涉及半導體器件和制造半導體器件的方法，并且可以有利地用于例如具有超結結構的半導體器件。
[0004]例如，在包括諸如垂直MOS(金屬氧化物半導體)晶體管的半導體元件的功率半導體器件中，已經知曉超結結構，其中pn結周期性地布置。在超結結構中，pn結按p型列層和n型列層周期性地布置。
[0005]在具有超結結構的半導體器件中，半導體器件的耐受電壓(結耐受電壓)通過周期性地布置pn結來保證。通常，半導體器件的耐受電壓已經基于在形成p型列層時p型雜質的劑量與在形成n型列層時n型雜質的劑量的劑量比率來估計。作為公開具有這樣的超結結構的功率半導體器件的專利文件的示例，專利文件1和專利文件2可以被呈現。
[0006]下面列出了公開的技術。
[0007][專利文件1]日本待審專利申請公布No.2019
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[0008][專利文件2]日本待審專利申請公布No.2014
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技術實現思路

[0009]半導體器件中的n型列層和p型列層通過經由形成在半導體襯底中的相對較深溝槽植入n型雜質和p型雜質來以自對齊方式形成在半導體襯底中。因此，雜質的分布可以取決于深溝槽的形狀而變化。如果雜質的分布變化，則實際半導體器件的耐受電壓也變化。
[0010]在根據劑量比率來估計耐受電壓的方法中，即使雜質的分布變化，耐受電壓也將被獨特地估計出。在具有相對較低的耐受電壓的半導體器件作為功率半導體器件的情況下，即使耐受電壓由于雜質的分布的變化而變化，影響也很小。因此，對于具有低耐受電壓的半導體器件，根據劑量比率來估計耐受電壓的方法已經被認為有效。
[0011]在將來，作為這種類型的半導體器件，將需要具有中等耐受電壓或更高(例如，80V或更高)的半導體器件。在需要具有中等耐受電壓或更高的半導體器件中，如果耐受電壓由于雜質的分布的變化而變化，則耐受電壓的變化不容忽視。
[0012]因此，對于需要具有中等耐受電壓或更高的半導體器件，用于估計耐受電壓的新方法是必要的。即，需要新方法替代不能反映雜質的分布的變化的根據劑量比率來估計耐受電壓的方法。
[0013]本專利技術人已經考慮測量完成的半導體器件(半導體元件)的耐受電壓的方法作為新方法。利用該方法，能夠準確地測量半導體器件的耐受電壓。然而，當通過該方法來測量半導體器件的耐受電壓時，有必要對半導體襯底的背表面進行拋光以在晶圓加工完成之后形成背表面電極。
[0014]因此，從晶圓加工的完成到半導體器件的耐受電壓的測量花費時間(數天)。因此，半導體器件的質量確定被延遲，使得有缺陷半導體器件的檢測被延遲。
[0015]因此，為了縮短從晶圓加工的完成到半導體器件的耐受電壓的測量的時間，本專利技術人已經考慮形成用于測量耐受電壓的TEG(測試元件組)的方法作為另一個新方法。作為TEG，用于測量對應于具有超結結構的半導體元件的耐受電壓的半導體元件被形成。TEG形成在劃線區域中，從而避開要生產的半導體元件形成在其中的區域。
[0016]劃線區域是劃分元件區域的區域。劃線區域是最終在其中執行切割的區域，并且劃線區域在平面圖中觀察時以條狀延伸。因此，TEG被布置在其中的區域在劃線區域的寬度方向上受限制，并且在寬度方向上不能保證足夠的長度。
[0017]因此，在TEG被布置在其中的區域中，在尤其是由于在當測量耐受電壓時擴展的耗盡層之中的要在劃線區域的寬度方向上擴展的耗盡層的一些情況下，TEG(半導體元件)擊穿。
[0018]因此，在需要具有中等耐受電壓或更高的半導體器件的情況下，耐受電壓不能通過使用TEG的傳統耐受電壓測量來準確地測量，并且已經需要用于測量半導體器件的耐受電壓的新方法。
[0019]從本說明書的描述和附圖，其他問題和新穎特征將是顯而易見的。
[0020]根據實施例的一種半導體器件包括半導體襯底、列結構和背表面電極。半導體襯底具有第一主表面和第二主表面，第一區域、第二區域和第三區域被限定在第一主表面上，并且包括第一導電類型的襯底的第一導電類型區域被布置在第二主表面中。列結構包括形成在第一區域中的第一列結構、形成在第二區域中的第二列結構、以及形成在第三區域中的第三列結構，第三區域形成在半導體襯底中。背表面電極形成在半導體襯底的第二主表面上。列結構包括多個掩埋絕緣體、第一導電類型的第一雜質區域、以及第二導電類型的第二雜質區域。多個掩埋絕緣體形成在半導體襯底中并且形成為從第一主表面朝向第二主表面。第一雜質區域形成在半導體襯底中并且形成為至少從位于距第一主表面的一定距離處的深度位置到第一導電類型區域。第二雜質區域形成在半導體襯底中，形成為至少從深度位置到第一導電類型區域，并且與第一雜質區域和相應掩埋絕緣體中的每一者接觸。在第一列結構中，在平面圖中，多個掩埋絕緣體在彼此相距一定距離處分別形成為島形。第一雜質區域形成為從比深度位置更淺的位置到第一導電類型區域。第一電阻器由第一雜質區域形成。在第二列結構中，在平面圖中，多個掩埋絕緣體中的每個掩埋絕緣體形成為在第一方向上以條狀延伸。第二雜質區域形成為從第一主表面到第一導電類型區域，并且與以條狀延伸的相應掩埋絕緣體接觸。第二電阻器由位于相應掩埋絕緣體的一個端部與以條狀延伸的相應掩埋絕緣體的另一個端部之間的第二雜質區域形成。在第三列結構中，半導體元件形成在半導體襯底中，電流在第一主表面與第二主表面之間傳導通過半導體元件。
[0021]根據另一個實施例的一種制造半導體器件的方法包括以下步驟。半導體襯底具有第一主表面和第二主表面，第一導電類型的襯底被布置在第二主表面中。在半導體襯底的第一主表面中限定包括第一區域和第二區域的劃線區域，并且在半導體襯底的第一主表面中限定由劃線區域劃分的元件區域。形成列結構。形成列結構的步驟包括：在劃線區域的第一區域中形成第一列結構的步驟，在劃線區域的第二區域中形成第二列結構的步驟，以及在元件區域中形成第三列結構的步驟。在第三列結構被布置在其中的區域中形成半導體元
件，電流在第一主表面與第二主表面之間傳導通過半導體元件。對半導體襯底的第二主表面進行拋光，并且在半導體襯底的被拋光的第二主表面上形成背表面電極。沿著劃線區域切割半導體襯底，由此獲得半導體元件形成在其中的元件區域作為半導體芯片。形成列結構的步驟包括以下步驟。通過以下步驟來從第一主表面朝向第二主表面形成多個深溝槽：在劃線區域的第一區域中形成多個第一深溝槽，在劃線區域的第二區域中形成多個第二深溝槽，并且在元件區域中形成多個第三深溝槽。通過多個深溝槽中的每個深溝槽引入第一導電類型的第一雜質，由此在劃線區域的第一區域、劃線區域的第二區域和元件區域中的每個區域中從第一主表面朝向襯底形成第一導電類型的第一雜質區域。通本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種半導體器件，包括：半導體襯底，具有：第一主表面，第一區域、第二區域和第三區域被限定在所述第一主表面中，以及，第二主表面，包括第一導電類型的襯底的第一導電類型區域被布置在所述第二主表面中；列結構，形成在所述半導體襯底中，所述列結構包括形成在所述第一區域中的第一列結構、形成在所述第二區域中的第二列結構、以及形成在所述第三區域中的第三列結構；以及背表面電極，形成在所述半導體襯底的所述第二主表面上，其中所述列結構包括：多個掩埋絕緣體，形成在所述半導體襯底中，所述多個掩埋絕緣體中的每個掩埋絕緣體形成為從所述第一主表面朝向所述第二主表面；所述第一導電類型的第一雜質區域，形成在所述半導體襯底中，并且形成為至少從位于距所述第一主表面的一定距離處的深度位置到所述第一導電類型區域；以及第二導電類型的第二雜質區域，形成在所述半導體襯底中，并且形成為至少從所述深度位置到所述第一導電類型區域，所述第二雜質區域與所述第一雜質區域和相應掩埋絕緣體中的每一者接觸，其中，在所述第一列結構中：在平面圖中，所述多個掩埋絕緣體在彼此相距一定距離處分別形成為島形；所述第一雜質區域形成為從比所述深度位置更淺的位置到所述第一導電類型區域；并且第一電阻器由所述第一雜質區域形成，其中，在所述第二列結構中：在所述平面圖中，所述多個掩埋絕緣體中的每個掩埋絕緣體形成為在第一方向上以條狀延伸；所述第二雜質區域形成為從所述第一主表面到所述第一導電類型區域，并且與以條狀延伸的所述相應掩埋絕緣體接觸；并且第二電阻器由位于所述相應掩埋絕緣體的一個端部與以條狀延伸的所述相應掩埋絕緣體的另一個端部之間的所述第二雜質區域形成，并且其中，在所述第三列結構中：半導體元件形成在所述半導體襯底中，電流在所述第一主表面與所述第二主表面之間傳導通過所述半導體元件。2.根據權利要求1所述的半導體器件，其中所述第一列結構包括：所述第一列結構的第一部分；以及所述第一列結構的第二部分，與所述第一列結構的所述第一部分分開一定距離，并且其中所述第一列結構的所述第一部分中的所述第一雜質區域和所述第一列結構的所述第二部分中的所述第一雜質區域，經由所述半導體襯底中的所述第一導電類型區域電連接。
3.根據權利要求1所述的半導體器件，其中劃線區域和由所述劃線區域劃分的元件區域被限定在所述半導體襯底的所述第一主表面上，其中所述第一區域和所述第二區域被布置在所述劃線區域中，并且其中所述第三區域被布置在所述元件區域中。4.根據權利要求3所述的半導體設備，其中所述第二列結構中的所述掩埋絕緣體延伸的所述第一方向是所述劃線區域延伸的方向。5.一種制造半導體器件的方法，包括以下步驟：準備半導體襯底，所述半導體襯底具有：第一主表面；以及第二主表面，第一導電類型的襯底被布置在所述第二主表面中；在所述半導體襯底的所述第一主表面中限定包括第一區域和第二區域的劃線區域，并且在所述半導體襯底的所述第一主表面中限定由所述劃線區域劃分的元件區域；形成列結構，形成所述列結構的步驟包括：在所述劃線區域的所述第一區域中形成第一列結構的步驟，在所述劃線區域的所述第二區域中形成第二列結構的步驟，以及在所述元件區域中形成第三列結構的步驟，在所述第三列結構被布置在其中的區...

【專利技術屬性】
技術研發人員：真利子岳比郎，岡本康宏，長瀨仙一郎，
申請(專利權)人：瑞薩電子株式會社，
類型：發明
國別省市：