本發(fā)明專利技術(shù)公開了一種基于ＦＰＧＡ搭建的增強(qiáng)型串口及其工作方法，以ＦＰＧＡ（現(xiàn)場可編程邏輯門陣列）為硬件，用ＨＤＬ語言在ＦＰＧＡ中搭建串口，可由外部程序方便快速的配置串口的波特率、校驗方式、數(shù)據(jù)長度等，接收數(shù)據(jù)和發(fā)送數(shù)據(jù)全部由本設(shè)計自動完成，收發(fā)數(shù)據(jù)緩存大小只依賴于ＦＰＧＡ規(guī)模的大小，通過簡單操作即可復(fù)用生成多個串口，不占用主程序的處理時間和硬件資源，本發(fā)明專利技術(shù)對主程序而言類似于對外部存儲器進(jìn)行操作，從而將主程序從頻繁的中斷或查詢操作中解放出來，提高了主程序的運(yùn)行效率，增強(qiáng)了系統(tǒng)的穩(wěn)定性，提高了軟件的可移植性和擴(kuò)展性。
【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)涉及一種基于FPGA搭建的增強(qiáng)型串口及其工作方法，以FPGA為硬件基礎(chǔ)， 用Verilog HDL編寫代碼實(shí)現(xiàn)。
技術(shù)介紹
RS232通信時，數(shù)據(jù)以字節(jié)為單位，在接收數(shù)據(jù)時，單片機(jī)、DSP等內(nèi)部集成的硬件 串口具有收完一個(或多個)字節(jié)置位相應(yīng)標(biāo)志位的功能，當(dāng)數(shù)據(jù)量較大的時候，主程序需 要頻繁進(jìn)行中斷響應(yīng)或進(jìn)行標(biāo)志位查詢操作，控制接收流程并緩存收到的數(shù)據(jù)，這將占用 主程序的時間以及進(jìn)行流程控制花費(fèi)硬件資源；在發(fā)送數(shù)據(jù)時，需要查詢當(dāng)前串口狀態(tài)，進(jìn) 行發(fā)送流程控制，這也將占用自身資源和處理時間。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)的目的是提供一種基于FPGA搭建的增強(qiáng)型串口及其工作方法，以FPGA為 硬件基礎(chǔ)，用Verilog HDL編寫代碼實(shí)現(xiàn)。基于FPGA搭建的增強(qiáng)型串口，其特征在于，包括以下模塊發(fā)送數(shù)據(jù)FIFO模塊、 接收數(shù)據(jù)雙口 RAM模塊、接收緩存模塊、發(fā)送緩存模塊、參數(shù)配置邏輯模塊、接收超時判斷 邏輯模塊、接收邏輯模塊、發(fā)送邏輯模塊。本工作方法，其步驟為(1)參數(shù)配置步驟工作之前，需要由外部控制器對所述的參數(shù)配置邏輯模塊寫入?yún)?數(shù)配置數(shù)據(jù)，該參數(shù)配置數(shù)據(jù)包括波特率、數(shù)據(jù)長度、校驗方式、停止位長度等參數(shù)；(2)接收數(shù)據(jù)步驟a當(dāng)數(shù)據(jù)到來時，所述基于FPGA搭建的增強(qiáng)型串口檢測到起始位 則立即啟動所述的接收邏輯模塊，根據(jù)波特率設(shè)置在每比特數(shù)據(jù)的中間位置進(jìn)行采樣，同 時啟動所述的接收超時判斷邏輯模塊，以檢測本次數(shù)據(jù)流是否接收完畢需要進(jìn)行中斷；接收數(shù)據(jù)步驟b:當(dāng)接收完畢一個字節(jié)的停止位時，將由所述的接收緩存模塊將收到 的數(shù)據(jù)存入所述的接收數(shù)據(jù)雙口 RAM模塊，同時記錄下本次數(shù)據(jù)流的第一個字節(jié)的存儲地 址，在這個過程中，如果一定時間內(nèi)未接收到任何數(shù)據(jù)則判定本次接收完畢，這時將產(chǎn)生中 斷，通知前述外部控制器讀取數(shù)據(jù)進(jìn)行處理，同時所述的接收數(shù)據(jù)雙口 RAM模塊采用環(huán)形 存儲器方式存儲數(shù)據(jù)，該雙口 RAM模塊的一個端口只寫入數(shù)據(jù)，該雙口 RAM模塊的另一個端 口供前述外部控制器讀取數(shù)據(jù)即只讀，而前述外部控制器以根據(jù)每次數(shù)據(jù)流第一個數(shù)據(jù)的 存儲地址進(jìn)行數(shù)據(jù)讀取和處理。(3)發(fā)送數(shù)據(jù)步驟當(dāng)需要發(fā)送數(shù)據(jù)時，前述外部控制器將需要發(fā)送的所有數(shù)據(jù) 依次寫入所述的發(fā)送數(shù)據(jù)FIFO模塊中，實(shí)時判定該FIFO模塊是否非空，若該FIFO模塊內(nèi) 有數(shù)據(jù)則立即取出數(shù)據(jù)進(jìn)行發(fā)送，由前述外部控制器寫入數(shù)據(jù)到所述的發(fā)送數(shù)據(jù)FIFO模 塊，同時從該FIFO模塊中取出數(shù)據(jù)進(jìn)行發(fā)送。系統(tǒng)框圖如圖1所示在工作之前，需要由外部控制器對本設(shè)計進(jìn)行參數(shù)配置，配置的過程非常簡單，只需要3向本設(shè)計的“參數(shù)配置邏輯”模塊寫入?yún)?shù)配置數(shù)據(jù)，以確定波特率、數(shù)據(jù)長度、校驗方式、 停止位長度等參數(shù)，如果未進(jìn)行配置則本設(shè)計將按一個默認(rèn)波特率(可配置)進(jìn)行數(shù)據(jù)收 發(fā)，配置完畢后，即可開始進(jìn)行數(shù)據(jù)收發(fā)通信。RS232信號經(jīng)過接口芯片轉(zhuǎn)換為TTL電平后的信號格式如圖2所示 (以Sbits數(shù)據(jù)位為例)本設(shè)計工作時分兩大功能模塊接收數(shù)據(jù)和發(fā)送數(shù)據(jù)。接收數(shù)據(jù)的流程圖如圖3所示 發(fā)送數(shù)據(jù)的流程圖如圖4所示綜上所述，由于采用了上述技術(shù)方案，本專利技術(shù)的有益效果是相對現(xiàn)有硬件串口，本設(shè) 計具有如下優(yōu)點(diǎn)1接收發(fā)送數(shù)據(jù)全自動，無需主程序進(jìn)行干預(yù)，將主程序從繁瑣的中斷和查詢操作中解放出來；1收發(fā)數(shù)據(jù)的緩存大小可按需要進(jìn)行配置1參數(shù)配置靈活簡單，波特率控制非常精確，能實(shí)現(xiàn)特殊波特率，且波特率切換速度極快1移植性和擴(kuò)展性強(qiáng)，操作簡單本專利技術(shù)創(chuàng)造設(shè)計可以廣泛應(yīng)用于使用RS232接口的通信中，特別是以下系統(tǒng)中將體現(xiàn) 出本設(shè)計的巨大優(yōu)勢1通信的數(shù)據(jù)量特別大的系統(tǒng)中；1通信特別頻繁的系統(tǒng)中；1對實(shí)時性要求較高的系統(tǒng)中；1需要擴(kuò)展多個串口的系統(tǒng)中；1通信的波特率較高、波特率較特殊、需要波特率切換的系統(tǒng)中；附圖說明本專利技術(shù)將通過例子并參照附圖的方式說明，其中 圖1是系統(tǒng)框圖2是RS232信號格式； 圖3是接收數(shù)據(jù)的流程圖； 圖4是發(fā)送數(shù)據(jù)的流程具體實(shí)施例方式本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥 的特征和/或步驟以外，均可以以任何方式組合。本說明書(包括任何附加權(quán)利要求、摘要和附圖)中公開的任一特征，除非特別敘 述，均可被其他等效或具有類似目的的替代特征加以替換。即，除非特別敘述，每個特征只 是一系列等效或類似特征中的一個例子而已。進(jìn)行數(shù)據(jù)傳輸?shù)臅r候，先發(fā)送起始位，再發(fā)送數(shù)據(jù)位，最后是停止位。接收數(shù)據(jù)當(dāng)數(shù)據(jù)到來時，本設(shè)計檢測到起始位則立即啟動接收邏輯，根據(jù)波特4率設(shè)置在每bit數(shù)據(jù)的中間位置進(jìn)行采樣，同時啟動“接收超時判斷邏輯”模塊，以檢測本 次數(shù)據(jù)流是否接收完畢需要進(jìn)行中斷，當(dāng)接收完畢一個字節(jié)的停止位時，將由“接收緩存” 模塊將收到的數(shù)據(jù)存入“接收數(shù)據(jù)雙口 RAM”，同時記錄下本次數(shù)據(jù)流的第一個字節(jié)的存儲 地址，在這個過程中，本設(shè)計不需要外部控制器進(jìn)行控制，如果一定時間內(nèi)(時間長度可配 置，如Sbits的時間)未接收到任何數(shù)據(jù)則判定本次接收完畢，這時將產(chǎn)生中斷，通知外部 控制器讀取數(shù)據(jù)進(jìn)行處理，而不必每接收到1個字節(jié)進(jìn)行中斷，避免了主程序被頻繁中斷， 同時“接收數(shù)據(jù)雙口 RAM”采用環(huán)形存儲器方式存儲數(shù)據(jù)，雙口 RAM的一個端口只供本設(shè)計 寫入數(shù)據(jù)，即只寫，雙口 RAM的另一個端口專供外部控制器讀取數(shù)據(jù)，即只讀，當(dāng)數(shù)據(jù)量特 別大或者接收數(shù)據(jù)流特別頻繁的情況下，可以有效的緩存數(shù)據(jù)，不會將先前收到的數(shù)據(jù)覆 蓋，而外部控制器可以根據(jù)每次數(shù)據(jù)流第一個數(shù)據(jù)的存儲地址進(jìn)行數(shù)據(jù)讀取和處理。發(fā)送數(shù)據(jù)當(dāng)需要發(fā)送數(shù)據(jù)時，外部控制器將需要發(fā)送的所有數(shù)據(jù)依次寫入本設(shè) 計的“發(fā)送數(shù)據(jù)FIFO”中，本設(shè)計實(shí)時判定FIFO是否非空，若FIFO內(nèi)有數(shù)據(jù)則立即取出數(shù) 據(jù)進(jìn)行發(fā)送，可以一邊由外部控制器寫入數(shù)據(jù)到“發(fā)送數(shù)據(jù)FIFO”，一邊由本設(shè)計從FIFO中 取出數(shù)據(jù)進(jìn)行發(fā)送，即對主程序而言，發(fā)送數(shù)據(jù)的過程就是向一特定地址寫入所有需要發(fā) 送的數(shù)據(jù)即可完成，無需進(jìn)行發(fā)送流程控制。本設(shè)計成功應(yīng)用與某項目的RS232通信接口中，作為一個子模塊嵌入該項目的 FPGA中，由另一塊DSP進(jìn)行數(shù)據(jù)處理，經(jīng)過多次內(nèi)、外場試驗驗證，完全能替代DSP原有硬件 串口，且控制使用更為簡單、靈活，節(jié)省了 DSP在接口通信方面的硬件開銷和處理時間，提 高了 DSP程序的運(yùn)行效率，增強(qiáng)系統(tǒng)的功能穩(wěn)定性和軟件可移植性。本專利技術(shù)并不局限于前述的具體實(shí)施方式。本專利技術(shù)擴(kuò)展到任何在本說明書中披露的 新特征或任何新的組合，以及披露的任一新的方法或過程的步驟或任何新的組合。權(quán)利要求一種基于FPGA搭建的增強(qiáng)型串口，其特征在于，包括以下模塊 發(fā)送數(shù)據(jù)FIFO模塊、接收數(shù)據(jù)雙口RAM模塊、接收緩存模塊、發(fā)送緩存模塊、參數(shù)配置邏輯模塊、接收超時判斷邏輯模塊、接收邏輯模塊、發(fā)送邏輯模塊。2.一種根據(jù)權(quán)利要求1所述的基于FPGA搭建的增強(qiáng)型串口的工作方法，其步驟為 參數(shù)配置步驟工作之前，需要由外部控制器對所述的參數(shù)配置邏輯模塊寫入?yún)?shù)配置數(shù)據(jù)，該參數(shù)配置數(shù)據(jù)包括波特率、數(shù)據(jù)長度、校驗方式、停止位長度等參數(shù)；接收數(shù)據(jù)步驟a 當(dāng)數(shù)據(jù)到來時，所述基于FPGA搭建的增強(qiáng)型串口檢測到起始位則立 即啟動所述的接收邏輯模塊，根據(jù)波特率設(shè)置在每比特數(shù)據(jù)的中間位置進(jìn)行采樣，同時啟 動所述的本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
一種基于ＦＰＧＡ搭建的增強(qiáng)型串口，其特征在于，包括以下模塊：發(fā)送數(shù)據(jù)ＦＩＦＯ模塊、接收數(shù)據(jù)雙口ＲＡＭ模塊、接收緩存模塊、發(fā)送緩存模塊、參數(shù)配置邏輯模塊、接收超時判斷邏輯模塊、接收邏輯模塊、發(fā)送邏輯模塊。
【技術(shù)特征摘要】
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：江勇，楊杰，
申請(專利權(quán))人：四川九洲電器集團(tuán)有限責(zé)任公司，
類型：發(fā)明
國別省市：51[中國|四川]
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