Ｄ／Ａ轉換器電路和數字輸入Ｄ類放大器制造技術

本發明專利技術提供了Ｄ／Ａ轉換器電路和數字輸入Ｄ類放大器，實現高精度Ｄ／Ａ轉換并能在輸入信號低的情況中防止極限循環分量出現，還能夠防止抖動信號的影響出現在Ｄ／Ａ轉換結果的模擬信號中。抖動信號生成部分（５０５）輸出作為交流信號的抖動信號（ＤＩＴＨＥＲ）和與該抖動信號反相的反轉抖動信號（ＤＩＴＨＥＲ＿Ｎ）。ＤＥＭ解碼器（５０２）處理包括抖動信號（ＤＩＴＨＥＲ）分量的輸入數字信號并輸出具有與待處理的輸入數字信號相符合的“１”或“０”密度的多系列時間序列數字信號。模擬加法部分（５０３）將多系列時間序列數字信號和反轉抖動信號（ＤＩＴＨＥＲ＿Ｎ）分別轉換為模擬信號并將其相加，并輸出作為數／模轉換結果的模擬信號。

【技術實現步驟摘要】

本專利技術涉及一種數/模轉換器電路(在下文中被簡單地稱為D/A轉 換器電路)和一種適用于音頻設備等的數字輸入D類放大器。
技術介紹
存在一種作為用于提高D/A轉換精度的技術的DEM(動態元件匹 配)技術。在使用DEM技術的D/A轉換器電路中，被稱為DEM解碼 器的解碼器生成具有與輸入數字信號相符合的1或0的密度的 多系列的時間序列數字信號，并且通過將該多系列的時間序列數字信 號分別轉換為模擬信號并且將其相加，來創建作為D/A轉換結果的模 擬信號。盡管通過使用DEM解碼器的D/A轉換器電路獲得了高線性度， 但是問題在于，當輸入數字信號具有略微不同于0的電平時，在作為 D/A轉換結果的模擬信號中出現極限循環分量。例如，如果輸入數字 信號的電平在正方向上變得略高于0，則打破1和0的密度之 間的平衡狀態的1周期性地以低頻出現在從DEM解碼器輸出的多 系列的時間序列數字信號中，并且其變為低頻噪聲并且出現在作為D/A 轉換結果的模擬信號中。當從D/A轉換器電路輸出的模擬信號用于驅 動揚聲器時，則不期望該極限循環分量，這是因為其對于耳朵變為使 人不悅的噪聲并且通過揚聲器隔音。因此，傳統上釆取這樣的措施， 該措施生成抖動信號并且將其添加到待由DEM解碼器處理的數字信 號。該措施可被劃分為下述方法向待由DEM解碼器處理的數字信號 添加作為抖動信號的DC抖動的方法(在下文中被稱為直流抖動方法) 以及添加DC分量為O的交流信號的方法(在下文中被稱為交流抖動方 法)。而且，在例如專利文獻l、 2中公開了使用用于防止極限循環的 抖動信號的該類型的技術。專利文獻l:日本專利申請公開No. 2006-42272專利文獻2:日本專利申請公幵No. 2006-304084然而，上述直流抖動方法的缺點在于，其需要用于防止將DC偏 移提供給作為負載的揚聲器的手段，這是因為被添加到待由DEM解碼 器處理的數字信號的對應于DC抖動的DC偏移出現在作為D/A轉換 結果的模擬信號中。交流抖動方法不具有該缺點，這是因為其使用DC 分量為0的交流信號作為抖動信號。然而，在使用交流抖動方法的情 況中，作為交流信號的抖動信號分量出現在作為D/A轉換結果的模擬 信號中。由于抖動信號分量的頻率低，因此存在如下問題，即該分量 通過D/A轉換器電路的后端中的放大器等，作為負載的驅動波形出現。
技術實現思路
考慮到上述環境構思了本專利技術，并且本專利技術目的在于提供一種 D/A轉換器電路，該D/A轉換器電路實現高精度的D/A轉換并且能夠 在輸入信號低的情況中防止極限循環分量的出現，并且還能夠防止抖 動信號的影響出現在作為D/A轉換結果的模擬信號中。本專利技術提供了一種D/A轉換器電路，包括抖動信號生成器，其輸出作為交流信號的抖動信號以及與該抖動信號反相的反轉抖動信 號；解碼器，其處理包括抖動信號分量的輸入數字信號并且輸出多系列的時間序列數字信號，該多系列的時間序列數字信號具有與輸入數 字信號相符合的1或0的密度；和模擬加法器，其將該多系列 的時間序列數字信號和反轉抖動信號分別轉換為模擬信號并且將各個 模擬信號相加以成為組合信號，并且該組合信號作為模擬信號輸出， 該模擬信號是數/模轉換的結果。根據本專利技術，與多系列的時間序列數字信號相對應的各個模擬信 號和對應于反轉抖動信號的模擬信號在模擬加法器處相加。在該情況因此，可能防止抖動信號分量出現在作為D/A轉換結果的模擬信號中。而且，專利文獻1公開了一種技術，該技術在基于被添加DC抖 動的數字信號進行操作的數字輸入D類放大器中，在開關電路部分上 生成電壓，該電壓借助于作為最末端的開關電路部分的前端中的死區 控制(dead-time control)部分的時序控制來抵消DC抖動。然而，專 利文獻1未公開以與本專利技術相同的方式將與作為交流信號的抖動信號 反相的反轉抖動信號提供給模擬加法器的技術。而且，專利文獻2公 開了一種具有圖14中的DEM電路和抖動電路的D/A轉換器電路。然 而，專利文獻2未公開以與本專利技術相同的方式將與作為交流信號的抖 動信號反相的反轉抖動信號提供給模擬加法器的技術。附圖說明通過參考附圖詳細描述，本專利技術的實施例將變得更加顯而易見， 其中圖1是示出根據本專利技術的第一實施例的包括D/A轉換器電路的音頻電路的配置的框圖；圖2是示出根據第一實施例的模擬加法部分530的配置的電路圖； 圖3是示出根據第一實施例的模擬加法部分530的另一配置的電路圖；圖4是示出根據第一實施例的DEM解碼器502的輸出信號波形和 抖動信號生成部分505的輸出信號波形的波形圖；圖5是示出根據本專利技術的第二實施例的包括D/A轉換器電路的音 頻電路的配置的框圖；圖6是示出根據第二實施例的DEM解碼器IO的操作的示圖；圖7是示出根據本專利技術的第三實施例的數字輸入D類放大器的配 置的電路圖；圖8是示出根據本專利技術的第四實施例的數字輸入D類放大器的配 置的電路圖；圖9是示出根據本專利技術的第五實施例的數字輸入D類放大器的配 置的電路圖；圖IO是示出根據本專利技術的第六實施例的數字輸入D類放大器的配 置的電路圖；圖ll是示出根據本專利技術的第七實施例的數字輸入D類放大器的配 置的電路圖；圖12是示出第七實施例中使用的時鐘(①a和Ob)波形的示圖； 圖13是示出根據本專利技術的第八實施例的數字輸入D類放大器的配 置的電路圖。具體實施方式在下文中將參考附圖描述本專利技術的實施例。<第一實施例〉圖1是示出作為本專利技術的第一實施例的包括D/A轉換器電路的音 頻電路的配置的框圖。該音頻電路具有AZ調制部分50K DEM解碼 器502、模擬加法部分503、模擬信號處理部分504和抖動信號生成部 分505。在該情況中，DEM解碼器502、模擬加法部分503和抖動信號 生成部分505是根據本實施例的D/A轉換器電路的主要部件。AZ調制部分501輸出數字信號，其中通過對諸如PCM信號等 的輸入數字音頻信號執行AZ調制，輸入數字音頻信號的量化噪聲移 動到高頻區側。DEM解碼器502是輸出具有與從AS調制部分501提 供的數字信號相符合的1或0的密度的多系列(在該示例中， 16個系列)時間序列數字信號DP(k) (k=0至15)的電路。模擬加法 部分503將從DEM解碼器502輸出的時間序列數字信號DP(k) (k=0 至15)和后面描述的反轉抖動信號(DITHER一N)分別轉換為模擬信 號并將其相加，并且將加得的信號作為模擬信號輸出，其為D/A轉換結果。模擬信號處理部分504是處理從模擬加法部分503輸出的模擬 信號的電路，并且例如，是基于該模擬信號驅動揚聲器的放大器。抖動信號生成部分505輸出作為交流信號的抖動信號，特別是矩 形波抖動信號(DITHER)，以及與該抖動信號(DITHER)反相的反 轉抖動信號(DITHER—N),并且將該抖動信號(DITHER)添加到待 由DEM解碼器502處理的數字信號中，并且還將反轉抖動信號 (DITHER—N)提供給模擬加法部分503。期望的是，抖動信號 (DITHER)和反轉抖動信號(DITHER—N)的頻率高于可聽頻區，并 且例如，其為100kHz。在本示例中，抖動信號(DITHER)和反轉抖 動信號(DITHER_N)均為占空比為50%的矩形波，并且不包括本文檔來自技高網...

【技術保護點】
一種數／模轉換器電路，包括：　　抖動信號生成器，所述抖動信號生成器輸出作為交流信號的抖動信號以及與所述抖動信號反相的反轉抖動信號；　　解碼器，所述解碼器處理包括所述抖動信號分量的輸入數字信號并且輸出多系列的時間序列數字信號，所述時間序列數字信號具有與所述輸入數字信號相符合的“１”或“０”的密度；　　模擬加法器，所述模擬加法器將所述多系列的時間序列數字信號和所述反轉抖動信號分別轉換為模擬信號并且將各個所述模擬信號相加以成為組合信號，并且將所述組合信號作為數／模轉換結果的模擬信號輸出。

【技術特征摘要】
JP 2008-8-28 2008-2201271.一種數/模轉換器電路，包括抖動信號生成器，所述抖動信號生成器輸出作為交流信號的抖動信號以及與所述抖動信號反相的反轉抖動信號；解碼器，所述解碼器處理包括所述抖動信號分量的輸入數字信號并且輸出多系列的時間序列數字信號，所述時間序列數字信號具有與所述輸入數字信號相符合的“1”或“0”的密度；模擬加法器，所述模擬加法器將所述多系列的時間序列數字信號和所述反轉抖動信號分別轉換為模擬信號并且將各個所述模擬信號相加以成為組合信號，并且將所述組合信號作為數/模轉換結果的模擬信號輸出。2. —種數/模轉換器電路，包括-抖動信號生成器，所述抖動信號生成器輸出作為交流信號的抖動 信號以及與所述抖動信號反相的反轉抖動信號；解碼器，所述解碼器處理包括所述抖動信號分量的輸入數字信號 并且輸出多系列的正相時間序列數字信號以及與所述正相時間序列數 字信號平衡的多系列的負相時間序列數字信號，每個系列的所述正相 時間序列數字信號和每個系列的所述負相時間序列數字信號具有與所 述輸入數字信號相符合的1或0的密度；模擬加法器，所述模擬加法器將所述多系列的正相時間序列數字 信號和所述反轉抖動信號分別轉換為模擬信號并且將各個所述模擬信 號相加以成為第一組合信號，并且將所述第一組合信號作為正相模擬 信號輸出到差分輸入類型的模擬信號處理部分，該正相模擬信號是數/ 模轉換的結果，并且將...

【專利技術屬性】
技術研發人員：川合博賢，辻信昭，森島守人，大谷洋平，
申請(專利權)人：雅馬哈株式會社，
類型：發明
國別省市：JP[日本]