測(cè)試方法以及可編程處理器技術(shù)

本發(fā)明專利技術(shù)實(shí)施例提供一種測(cè)試方法以及可編程處理器。其中，該測(cè)試方法包括：可編程處理器確定至少一個(gè)存儲(chǔ)器；可編程處理器運(yùn)行至少一個(gè)硬件線程對(duì)至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試。此外，還提供了可編程處理器。上述技術(shù)方案可以提升測(cè)試過程中對(duì)存儲(chǔ)器進(jìn)行訪問能夠達(dá)到的最大頻率。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專利技術(shù)實(shí)施例涉及半導(dǎo)體技術(shù)，尤其涉及測(cè)試方法以及可編程處理器。
技術(shù)介紹
存儲(chǔ)器已廣泛地被使用。為確保存儲(chǔ)器的可靠性，上市前需要對(duì)存儲(chǔ)器進(jìn)行測(cè)試。現(xiàn)有技術(shù)中CPU通過承載在操作系統(tǒng)之上的測(cè)試程序?qū)Υ鎯?chǔ)器進(jìn)行測(cè)試，測(cè)試過程中對(duì)存儲(chǔ)器進(jìn)行訪問能夠達(dá)到的最大頻率相對(duì)較低。
技術(shù)實(shí)現(xiàn)思路
為提高測(cè)試過程中對(duì)存儲(chǔ)器進(jìn)行訪問能夠達(dá)到的最大頻率，提供了測(cè)試方法和可編程處理器。第一方面，提供了一種測(cè)試方法，可編程處理器確定至少一個(gè)存儲(chǔ)器；所述可編程處理器運(yùn)行至少一個(gè)硬件線程對(duì)所述至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試。現(xiàn)有技術(shù)中，對(duì)存儲(chǔ)器進(jìn)行測(cè)試是通過軟件線程實(shí)現(xiàn)的。具體來說，測(cè)試程序是承載在操作系統(tǒng)之上的應(yīng)用程序。CPU需要先通過編譯器將承載在操作系統(tǒng)之上的測(cè)試程序轉(zhuǎn)化為計(jì)算機(jī)指令，然后再執(zhí)行測(cè)試程序?qū)?yīng)的計(jì)算機(jī)指令。因此，現(xiàn)有技術(shù)執(zhí)行測(cè)試程序的效率較低。上述技術(shù)方案中，可編程處理器運(yùn)行至少一個(gè)硬件線程，硬件線程可以直接調(diào)用計(jì)算機(jī)指令。因此，上述技術(shù)方案可以提升測(cè)試過程中對(duì)存儲(chǔ)器進(jìn)行訪問能夠達(dá)到的最大頻率，進(jìn)而提高測(cè)試程序的執(zhí)行效率。在所述第一方面提供的所述測(cè)試方法的第一種可能的實(shí)現(xiàn)方式中，所述可編程處理器運(yùn)行至少一個(gè)硬件線程對(duì)所述至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試之前，所述方法還包括所述可編程處理器接收CPU發(fā)送的消息，所述消息包括所述至少一個(gè)硬件線程的標(biāo)識(shí)和所述至少一個(gè)硬件線程對(duì)應(yīng)的測(cè)試算法的標(biāo)識(shí)，所述消息用于使所述可編程處理器運(yùn)行所述至少一個(gè)硬件線程；所述可編程處理器運(yùn)行至少一個(gè)硬件線程對(duì)所述至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試包括所述至少一個(gè)硬件線程根據(jù)所述消息中的所述測(cè)試算法的標(biāo)識(shí)運(yùn)行所述測(cè)試算法對(duì)應(yīng)的計(jì)算機(jī)指令對(duì)所述至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試。根據(jù)所述第一方面提供的所述測(cè)試方法以及所述第一方面提供的所述測(cè)試方法的第一種可能的實(shí)現(xiàn)方式，在所述第一方面提供的所述測(cè)試方法的第二種可能的實(shí)現(xiàn)方式中，所述可編程處理器運(yùn)行至少一個(gè)硬件線程對(duì)所述至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試包括所述可編程處理器并行運(yùn)行多個(gè)硬件線程對(duì)多個(gè)存儲(chǔ)器進(jìn)行測(cè)試，所述多個(gè)硬件線程與所述多個(gè)存儲(chǔ)器一一對(duì)應(yīng)，所述可編程處理器為網(wǎng)絡(luò)處理器、專用集成電路、數(shù)字信號(hào)處理器或者現(xiàn)場(chǎng)可編程門陣列，所述至少一個(gè)硬件線程為所述多個(gè)硬件線程，所述至少一個(gè)存儲(chǔ)器為所述多個(gè)存儲(chǔ)器。根據(jù)所述第一方面提供的所述測(cè)試方法以及所述第一方面提供的所述測(cè)試方法的第一種可能的實(shí)現(xiàn)方式，在所述第一方面提供的所述測(cè)試方法的第三種可能的實(shí)現(xiàn)方式中，所述可編程處理器運(yùn)行至少一個(gè)硬件線程對(duì)所述至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試包括所述可編程處理器并行運(yùn)行多個(gè)硬件線程對(duì)存儲(chǔ)器中的多個(gè)存儲(chǔ)空間進(jìn)行測(cè)試，所述多個(gè)硬件線程與所述多個(gè)存儲(chǔ)空間一一對(duì)應(yīng)，所述可編程處理器為網(wǎng)絡(luò)處理器、專用集成電路、數(shù)字信號(hào)處理器或者現(xiàn)場(chǎng)可編程門陣列，所述至少一個(gè)硬件線程為所述多個(gè)硬件線程，所述至少一個(gè)存儲(chǔ)器為所述存儲(chǔ)器。根據(jù)所述第一方面提供的所述測(cè)試方法的第二種可能的實(shí)現(xiàn)方式，在所述第一方面提供的所述測(cè)試方法的第四種可能的實(shí)現(xiàn)方式中，所述消息還包括所述多個(gè)硬件線程分別對(duì)應(yīng)的所述多個(gè)存儲(chǔ)器的標(biāo)識(shí)；所述可編程處理器運(yùn)行至少一個(gè)硬件線程對(duì)所述至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試包括 所述多個(gè)硬件線程根據(jù)所述消息中的所述測(cè)試算法的標(biāo)識(shí)運(yùn)行所述測(cè)試算法對(duì)應(yīng)的計(jì)算機(jī)指令對(duì)所述多個(gè)存儲(chǔ)器的標(biāo)識(shí)所指示的所述多個(gè)存儲(chǔ)器進(jìn)行測(cè)試。根據(jù)所述第一方面提供的所述測(cè)試方法的第三種可能的實(shí)現(xiàn)方式，在所述第一方面提供的所述測(cè)試方法的第五種可能的實(shí)現(xiàn)方式中，所述消息還包括所述多個(gè)硬件線程分別對(duì)應(yīng)的所述多個(gè)存儲(chǔ)空間的標(biāo)識(shí)；所述可編程處理器運(yùn)行至少一個(gè)硬件線程對(duì)所述至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試包括所述多個(gè)硬件線程根據(jù)所述消息中的所述測(cè)試算法的標(biāo)識(shí)運(yùn)行所述測(cè)試算法對(duì)應(yīng)的計(jì)算機(jī)指令對(duì)所述多個(gè)存儲(chǔ)空間的標(biāo)識(shí)所指示的所述多個(gè)存儲(chǔ)空間進(jìn)行測(cè)試。根據(jù)所述第一方面提供的所述測(cè)試方法、所述第一方面提供的所述測(cè)試方法的第一種可能的實(shí)現(xiàn)方式、所述第一方面提供的所述測(cè)試方法的第二種可能的實(shí)現(xiàn)方式、所述第一方面提供的所述測(cè)試方法的第三種可能的實(shí)現(xiàn)方式、所述第一方面提供的所述測(cè)試方法的第四種可能的實(shí)現(xiàn)方式以及所述第一方面提供的所述測(cè)試方法的第五種可能的實(shí)現(xiàn)方式，在所述第一方面提供的所述測(cè)試方法的第五種可能的實(shí)現(xiàn)方式中，所述可編程處理器運(yùn)行至少一個(gè)硬件線程對(duì)所述至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試具體包括所述可編程處理器通過多個(gè)物理接口對(duì)所述至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試。第二方面，提供了一種可編程處理器，包括確定單元和測(cè)試單元；所述確定單元，用于確定至少一個(gè)存儲(chǔ)器；所述測(cè)試單元，用于運(yùn)行至少一個(gè)硬件線程對(duì)所述確定單元確定的所述至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試。現(xiàn)有技術(shù)中，對(duì)存儲(chǔ)器進(jìn)行測(cè)試是通過軟件線程實(shí)現(xiàn)的。具體來說，測(cè)試程序是承載在操作系統(tǒng)之上的應(yīng)用程序。CPU需要先通過編譯器將承載在操作系統(tǒng)之上的測(cè)試程序轉(zhuǎn)化為計(jì)算機(jī)指令，然后再執(zhí)行測(cè)試程序?qū)?yīng)的計(jì)算機(jī)指令。因此，現(xiàn)有技術(shù)執(zhí)行測(cè)試程序的效率較低。上述技術(shù)方案中，可編程處理器運(yùn)行至少一個(gè)硬件線程，硬件線程可以直接調(diào)用計(jì)算機(jī)指令。因此，上述技術(shù)方案可以提升測(cè)試過程中對(duì)存儲(chǔ)器進(jìn)行訪問能夠達(dá)到的最大頻率，進(jìn)而提高測(cè)試程序的執(zhí)行效率。在所述第二方面提供的所述可編程處理器的第一種可能的實(shí)現(xiàn)方式中，所述可編程處理器還包括接收單元所述接收單元，用于在所述測(cè)試單元運(yùn)行所述至少一個(gè)硬件線程對(duì)所述至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試前，接收CPU發(fā)送的消息，所述消息包括所述至少一個(gè)硬件線程的標(biāo)識(shí)和所述至少一個(gè)硬件線程對(duì)應(yīng)的測(cè)試算法的標(biāo)識(shí)，所述消息用于使所述可編程處理器運(yùn)行所述至少一個(gè)硬件線程；所述測(cè)試單元包括所述至少一個(gè)硬件線程，所述至少一個(gè)硬件線程用于根據(jù)所述消息中的所述測(cè)試算法的標(biāo)識(shí)運(yùn)行所述測(cè)試算法對(duì)應(yīng)的計(jì)算機(jī)指令對(duì)所述至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試。根據(jù)所述第二方面提供的所述可編程處理器以及所述第二方面提供的所述可編程處理器的第一種可能的實(shí)現(xiàn)方式，在所述第二方面提供的所述可編程處理器的第二種可能的實(shí)現(xiàn)方式中，所述測(cè)試單元具體用于并行運(yùn)行多個(gè)硬件線程對(duì)多個(gè)存儲(chǔ)器進(jìn)行測(cè)試，所述多個(gè)硬件線程與所述多個(gè)存儲(chǔ)器一一對(duì)應(yīng)，所述可編程處理器為網(wǎng)絡(luò)處理器、專用集成電路、數(shù)字信號(hào)處理器或者現(xiàn)場(chǎng)可編程門陣列，所述至少一個(gè)硬件線程為所述多個(gè)硬件線程，所述至少一個(gè)存儲(chǔ)器為所述多個(gè)存儲(chǔ)器。 根據(jù)所述第二方面提供的所述可編程處理器以及所述第二方面提供的所述可編程處理器的第一種可能的實(shí)現(xiàn)方式，在所述第二方面提供的所述可編程處理器的第三種可能的實(shí)現(xiàn)方式中，所述測(cè)試單元具體用于并行運(yùn)行多個(gè)硬件線程對(duì)存儲(chǔ)器中的多個(gè)存儲(chǔ)空間進(jìn)行測(cè)試，所述多個(gè)硬件線程與所述多個(gè)存儲(chǔ)空間一一對(duì)應(yīng)，所述可編程處理器為網(wǎng)絡(luò)處理器、專用集成電路、數(shù)字信號(hào)處理器或者現(xiàn)場(chǎng)可編程門陣列，所述至少一個(gè)硬件線程為所述多個(gè)硬件線程，所述至少一個(gè)存儲(chǔ)器為所述存儲(chǔ)器。附圖說明為了更清楚地說明本專利技術(shù)實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖是本專利技術(shù)的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖I為本專利技術(shù)實(shí)施例提供的一種測(cè)試方法的流程圖；圖2為本專利技術(shù)實(shí)施例提供的一種測(cè)試方法的流程圖；圖3為本專利技術(shù)實(shí)施例提供的一種測(cè)試本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種測(cè)試方法，其特征在于，包括：可編程處理器確定至少一個(gè)存儲(chǔ)器；所述可編程處理器運(yùn)行至少一個(gè)硬件線程對(duì)所述至少一個(gè)存儲(chǔ)器進(jìn)行測(cè)試。

【技術(shù)特征摘要】

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：孫玉芳，張康，苗文彖，
申請(qǐng)(專利權(quán))人：華為技術(shù)有限公司，
類型：發(fā)明
國(guó)別省市：