具有自動時鐘對準的數字PLL制造技術

本發明專利技術涉及具有自動時鐘對準的數字PLL。本發明專利技術的一個實施例涉及數字鎖相環(ADPLL)，其被配置為生成具有不同頻率值的多個時間對準的輸出時鐘信號。該ADPLL包含被配置為生成可變時鐘信號的數控振蕩器，該可變時鐘信號被分為根據兩個分離的時鐘域操作的兩個信號路徑。第一信號路徑被配置為生成將該可變時鐘信號與參考信號同步的反饋信號。第二信號路徑包含被配置為同步地對該可變時鐘信號分頻，以自動生成具有不同頻率的多個時間對準的輸出時鐘信號的時鐘分頻器電路。時鐘對準器監視可變時鐘信號與所述多個時間對準的輸出時鐘信號之一之間的相位差并生成控制信號，控制信號使可編程延遲線自動將輸出時鐘信號與可變時鐘信號時間對準。

【技術實現步驟摘要】
具有自動時鐘對準的數字PLL
技術介紹
鎖相環(PLL)是很多現代通信電路的重要部件。在無線信號的傳輸期間，該無線信號的頻率和相位可能變得失真，導致所傳輸的載波信號和接收器的載波信號之間的差異。PLL通過根據參考信號來調節設備中所使用的載波信號的相位和頻率，在接收器的載波信號與所傳輸的載波信號之間實現同步。 圖Ia示出了示例性鎖相環(PLL)IOO的簡化的框圖。PLL 100包含被配置為生成RF頻帶中的數字可變時鐘信號(CLKV)的數控振蕩器(DCO) 106，所述信號被提供至分頻器鏈110和反饋路徑112。分頻器鏈110被配置為將可變時鐘信號CLKV分頻，以生成不同時鐘域中(即具有不同頻率)的多個輸出時鐘信號clk_outl、clk_out2等，所述輸出時鐘信號作為PLL 100的輸出被提供。不同的輸出時鐘信號可被提供至極性調制器傳輸鏈中的不同部件，例如被配置為在高頻操作的模擬部件(如DC0、DPA)和被配置為在較低頻率操作的數字部件。反饋路徑112包含時間到數字轉換器(TDC) 108，其被配置為接收可變時鐘信號CLKV和參考信號REF。參考信號REF的重定時可通過確定可變時鐘信號CLKV與參考時鐘REF之間的相位差來執行。基于所計算的差，對相位檢測器102的輸出作出調整。相位檢測器102的輸出被提供至環路濾波器104，其對該輸出進行濾波，之后該輸出在DCO 106處被接收。該PLL反饋環路將可變時鐘信號CLKV與參考時鐘REF同步(也就是，使可變時鐘信號CLKV的頻率“跟蹤”參考信號REF)。通常，在PLL的各種輸出時鐘信號之間存在延遲(例如，由于各種模擬元件如DC0、分頻器、四重開關、緩沖器、電平移位器中的傳播和/或穩定(settling)延遲)。圖Ib示出了與圖Ia的PLL相關聯的示例性時鐘時序圖114。特別地，圖Ib示出了參考信號REF和輸出自DCO 106的可變時鐘信號CLKV。在時間Ttl，可變時鐘信號CLKV異相于參考信號REF。然而，從時間Ttl到時間T1，可變時鐘信號的頻率被調整，從而跟隨參考信號REF。圖Ib還不出了通過可變時鐘信號CLKV的分頻而生成的第一輸出時鐘信號clk_outl和第二輸出時鐘信號clk_out2。如圖Ib所不,第一輸出時鐘信號clk_outl通過將可變時鐘信號CLKV除以二而生成，并且第二輸出信號clk_out2通過將可變時鐘信號CLKV除以四而生成。該時鐘信號在時間T2周圍呈現出時鐘歪斜，這可能有損于利用極性調制傳輸鏈傳輸的信號的傳輸質量，在所述極性調制傳輸鏈中為了進行適當的操作，需要幅度調制(AM)和相位/頻率調制(PM/FM)路徑之間的密切對準。附圖說明圖Ia示出了示例性數字鎖相環的框圖。圖Ib示出了與圖Ia的鎖相環相關聯的示例性時鐘時序圖。圖2示出了被配置為在不同時鐘域內生成同步時鐘信號的數字鎖相環(ADPLL)的第一實施例的框圖。圖3示出了被配置為在不同時鐘域內生成同步時鐘信號的數字鎖相環(ADPLL)的更詳細實施例的框圖。圖4示出了被配置為在不同時鐘域內生成同步時鐘信號的數字鎖相環(ADPLL)的具體實施例的框圖。圖5a示出了包含被配置為在不同時鐘域內生成同步時鐘信號的數字鎖相環的極性傳輸電路的第一實施例的框圖。圖5b不出了與圖5a的數字鎖相環的不例性時鐘信號相對應的信號圖。圖6示出了包含被配置為在多個不同的時鐘域內生成時間對準的時鐘信號的數字鎖相環的極性傳輸電路的更詳細框圖。 圖7是被配置為將時間延遲引入可變時鐘信號的示例性可編程延遲線的更詳細框圖。圖8a示出了如本文提供的時鐘分頻器電路的示例性框圖。圖8b示出了與圖8a的時鐘分頻器電路相關的示例性時鐘時序圖。圖9a示出了極性發射機的實施例，示出了時鐘分頻器電路的輸出被提供至幅度調制路徑和相位調制路徑。圖9b示出了輸入至時鐘分頻器以及輸出自時鐘分頻器的時鐘信號的時序圖。圖10示出了包含于數字鎖相環中的時鐘同步單元的更詳細實施例。圖11是示出用于防止傳輸鏈中的重調制的方法的附加實施例的流程圖。具體實施例方式本專利技術現將參考附圖進行描述，其中相同的參考數字始終用于指代相同的元件，以及其中所示出的結構和設備并不一定按比例繪制。本公開的某些方面提供于一種具有延遲對準元件的數字鎖相環(ADPLL)，其生成跨越多個不同時鐘域(例如具有不同的頻率值)的多個時間對準的時鐘信號。在一個實施例中，該方法和裝置包括具有數控振蕩器(DCO)的數字鎖相環，所述數控振蕩器被配置為生成可變時鐘信號，所述可變時鐘信號被分成根據兩個分離的時鐘域操作的兩個分離的信號路徑。第一信號路徑被配置為生成將該可變時鐘信號與參考信號同步的PLL反饋信號。第二信號路徑包括被配置為同步生成多個具有不同操作頻率的時間對準的輸出時鐘信號的時鐘分頻器電路。相位檢測器監視該可變時鐘信號與所述多個時間對準的輸出時鐘信號之一之間的相位差并基于所檢測的相位差來生成控制信號，所述控制信號使可編程延遲元件選擇性地將延遲弓I入該第二信號路徑中，所述延遲以自動將該輸出時鐘信號與所述可變時鐘信號時間對準的方式偏移第二信號路徑中的信號的時鐘邊沿。因此，該時鐘分頻器具有生成獨立于PLL反饋信號但與所述可變時鐘信號同步的輸出時鐘信號的自由。圖2示出了被配置為生成位于不同時鐘域內的時間對準的同步輸出時鐘信號的數字鎖相環(ADPLL) 200的第一實施例的框圖。如圖2所示，數字鎖相環200包含被配置為生成具有第一頻率(例如約2400MHz)的可變時鐘信號CLKV的數控振蕩器(DCO) 206。輸出自DC0206的可變時鐘信號CLKV被分成兩個分離的信號路徑。包含PLL反饋環路的第一信號路徑具有TDC218，其被配置為生成PLL反饋信號(例如重定時的時鐘信號)，所述PLL反饋信號將所述可變時鐘信號與參考信號REF同步。第二信號路徑包括被配置為生成一個或多個輸出時鐘信號的時鐘分頻器電路214。在一個實施例中，分離的信號路徑可包含分離的時鐘域(例如，具有包含不同頻率的信號)，因而提供根據第一時鐘域操作的第一時鐘信號和根據第二時鐘域操作的第二時鐘信號。PLL反饋環路與時鐘分頻器電路214之間的分離在時鐘分頻器電路214可以生成的可能頻率方面提供了更多的自由(例如，允許根據任意的整數執行分頻)。時鐘對準器210被配置為保證這兩個信號路徑之間的時鐘對準以進行PLL的合適操作。更特別地，耦合于DC0206的輸出的延遲對準電路208包含可編程延遲線212，其被配置為接收輸出自分頻器220的第一分頻可變時鐘信號，并選擇性地將延遲引入該第一分頻可變時鐘信號中，從而導致延遲的時鐘信號。時鐘分頻器電路214接收該延遲的時鐘信號并通過同步地對該延遲的時鐘信號進行分頻以生成分別具有等于或低于該延遲的時鐘信號的頻率的頻率的多個輸出時鐘信號而對延遲的可變時鐘信號進行操作。通常，時鐘分頻器電路214可包括任意類型的控制狀態機。時鐘分頻器電路214可基于公共的分頻器信號(例如延遲的時鐘信號)執行分頻，使得該輸出時鐘信號被自動地時間對準。例如，時鐘分頻器電路214可包含同步分頻 器，其根據公共的時鐘信號(例如該延遲的時鐘信號或其整數分頻)抑制時鐘脈沖，以自動引入相位調整并生成時間對準的輸出時鐘信號。在一本文檔來自技高網...

【技術保護點】
一種數字鎖相環，包含：被配置為生成可變時鐘信號的數控振蕩器；包含在具有第一頻率范圍的第一時鐘域內操作的第一時鐘信號的第一信號路徑，該第一信號路徑包含被配置為生成驅動該可變時鐘信號以跟隨參考信號的PLL反饋信號的時間到數字轉換器；具有在具有第二頻率范圍的第二時鐘域內操作的第二時鐘信號的第二信號路徑，該第二信號路徑包含被配置為根據所述第二時鐘信號生成多個自動時間對準的輸出時鐘信號的時鐘分頻器電路，所述輸出時鐘信號分別具有不同的頻率；以及時鐘對準器，其被配置為基于所檢測的該可變時鐘信號與所述多個時間對準的輸出時鐘信號之一之間的相位差而生成控制信號，并用于自動同步該可變時鐘信號與所述多個輸出時鐘信號的上升沿或下降沿。

【技術特征摘要】
2011.06.20 US 13/164,0961.一種數字鎖相環，包含 被配置為生成可變時鐘信號的數控振蕩器； 包含在具有第一頻率范圍的第一時鐘域內操作的第一時鐘信號的第一信號路徑，該第一信號路徑包含被配置為生成驅動該可變時鐘信號以跟隨參考信號的PLL反饋信號的時間到數字轉換器； 具有在具有第二頻率范圍的第二時鐘域內操作的第二時鐘信號的第二信號路徑，該第二信號路徑包含被配置為根據所述第二時鐘信號生成多個自動時間對準的輸出時鐘信號的時鐘分頻器電路，所述輸出時鐘信號分別具有不同的頻率；以及 時鐘對準器，其被配置為基于所檢測的該可變時鐘信號與所述多個時間對準的輸出時鐘信號之一之間的相位差而生成控制信號，并用于自動同步該可變時鐘信號與所述多個輸出時鐘信號的上升沿或下降沿。2.如權利要求I所述的鎖相環，其中該第二信號路徑包含 位于該時鐘分頻器電路上游的可編程延遲線，其被配置為基于所檢測的相位差，選擇性地將時間延遲引入第二時鐘信號，所述時間延遲以將輸出時鐘信號與可變時鐘信號時間對準的方式偏移第二時鐘信號的時鐘邊沿， 其中該時鐘分頻器電路被配置為接收并分頻該第二時鐘信號，以生成所述多個時間對準的輸出時鐘信號。3.如權利要求2所述的鎖相環，其中該時鐘分頻器電路被配置為執行延遲的時鐘信號的時鐘門控，以生成所述多個時間對準的輸出時鐘信號。4.如權利要求3所述的鎖相環，其中該時鐘分頻器電路包含 多個串聯連接至可編程延遲線的分頻器，其被配置為生成具有多個不同頻率的多個分頻時鐘信號； 門控邏輯元件，其被配置為接收所述多個分頻時鐘信號并根據其生成操作于多個不同頻率下的多個使能控制信號；以及 多個觸發器，其分別具有耦合于該可編程延遲線并被配置為接收延遲時鐘信號的第一輸入節點，以及耦合于該門控邏輯元件并被配置為接收所述多個使能控制信號之一的第二輸入節點； 其中該觸發器輸出該多個時間對準的輸出時鐘信號，所述輸出時鐘信號具有形成于該使能控制信號的上升沿處的上升沿。5.如權利要求2所述的鎖相環，其中該時鐘對準器包含相位檢測器，其被配置為監視該可變時鐘信號以及所述多個輸出時鐘信號之一的上升或下降沿，并且生成控制信號，所述控制信號迭代地調整由該可編程延遲線引入的時間延遲，直到該可變時鐘信號與所述多個輸出時鐘信號之一的上升或下降沿在時間上相對準。6.如權利要求2所述的鎖相環，進一步包含時鐘同步單元，其耦合于該時鐘分頻器的輸出并被配置為利用所述多個時間對準的輸出時鐘中的一個或多個來生成重定時的時鐘信號，以用于對參考時鐘進行重采樣。7.如權利要求2所述的鎖相環，進一步包含 耦合于該數控振蕩器的輸出與該時鐘對準器之間的第一分頻器；以及 耦合于該數控振蕩器的輸出與該可編程延遲線之間的第二分頻器。8.如權利要求7所述的鎖相環，其中該第一分頻器包含除以2分頻器，以及該第二分頻器包含除以7分頻器。9.一種極性傳輸電路，包含數字鎖相環，所述數字鎖相環被配置為生成跨越多個頻域的多個輸出時鐘信號，其包含 數控振蕩器，其被配置為生成具有第一頻率的可變時鐘信號； 第一分頻器，其被配置為接收該可變時鐘信號并對該可變時鐘信號的頻率進行分頻，以生成分頻的可變時鐘信號； 時鐘分頻器電路，其被配置為接收該分頻的可變時鐘信號，并進一步對該分頻的可變時鐘信號進行分頻，以生成多個自動時間對準的輸出時鐘信號； 時鐘對準器，其被配置為監視該可變時鐘信號與所述多個時間對準的輸出時鐘信號之一之間的相位差；以及 ...

【專利技術屬性】
技術研發人員：E·塔勒，S·馬西利，G·利普馬，
申請(專利權)人：英特爾移動通信有限責任公司，
類型：發明
國別省市：