用于計算機主板+3.3V以及+5V的時序控制電路制造技術

本實用新型專利技術公開了一種用于計算機主板+3.3V以及+5V的時序控制電路，包括主板、設于主板上的電源轉換芯片以及南橋芯片上的時序控制模塊，電源轉換芯片的輸入端與+12V直流電源相連，電源轉換芯片的+3.3VSB待機電源輸出端與+3.3V發生電路相連，電源轉換芯片的+5VSB待機電源輸出端與+5V發生電路相連，還包括放電控制電路，放電控制電路的輸入端與南橋芯片上的時序控制模塊相連，放電控制電路的輸出端與+3.3V發生電路的輸入端相連；放電控制電路還分別與+5VSB待機電源以及+12V直流電源相連。通過放電控制電路可以很好的保證上電時+5V系統主電源早于+3.3V系統主電源有效，在掉電時則需+3.3V系統主電源早于+5V系統主電源失效，從而保證導芯片組正常工作，更保證計算機主板的穩定性。（*該技術在2022年保護過期，可自由使用*）

【技術實現步驟摘要】

本技術涉及計算機主板的時序控制技術，更具體地說，是涉及一種用于計算機主板+3. 3V以及+5V的時序控制電路。
技術介紹
在計算機的使用過程中，很多計算機主板上通常會使用直流+12V或+19V的單電源模塊供電，因此，在計算機主板的電源設計上需要針對系統電源+3. 3V/+5V做專門的設計，請參見圖I所示，其中直流+12V電源經過電源轉換芯片轉換為+3. 3VSB以及+5VSB的待機所需電源后，分別通過與其相對應的電阻以及電容的充放電特性控制N溝道場效應管的開啟時間，最終產生+3. 3V以及+5V的系統主電源。而+3. 3V/+5V作為芯片組上重要邏輯電路的電源，往往對它們的開機和關機時序會有嚴格的要求，以芯片組廠商英特爾產品 為例計算機芯片組對于+3. 3V和+5V的時序要求在上電時+5V早于+3. 3V有效，在掉電時則需+3. 3V早于+5V失效。由此可知，如果時序控制電路設計不當，則很容易導致芯片組工作異常，大大影響計算機主板的穩定性，對產品質量會造成不良影響。
技術實現思路
針對現有技術中存在的缺陷，本技術的目的是提供一種用于計算機主板+3. 3V以及+5V的時序控制電路，能夠很好的控制+3. 3V和+5V的時序。為達到上述目的，本技術采用如下的技術方案一種用于計算機主板+3. 3V以及+5V的時序控制電路，包括主板、設于主板上的電源轉換芯片以及南橋芯片上的時序控制模塊，所述電源轉換芯片的輸入端與+12V直流電源相連，電源轉換芯片的+3. 3VSB待機電源輸出端與+3. 3V發生電路相連，電源轉換芯片的+5VSB待機電源輸出端與+5V發生電路相連，還包括放電控制電路，所述放電控制電路的輸入端與南橋芯片上的時序控制模塊相連，放電控制電路的輸出端與+3. 3V發生電路的輸入端相連；放電控制電路還分別與+5VSB待機電源以及+12V直流電源相連。所述放電控制電路包括第二電阻、第四電阻、二極管、第一場效應管以及第二場效應管，所述第四電阻的一端與+5VSB待機電源相連，另一端與第二場效應管的D極相連；所述第二場效應管的G極與南橋芯片上的時序控制模塊的SLP S3控制腳相連，第二場效應管的S極接地；所述第二電阻的一端與+12V直流電源相連，另一端與第一場效應管的D極相連；所述第一場效應管的G極與第二場效應管的D極相連，第一場效應管的S極接地；所述二極管的正極與+3. 3V發生電路相連，二極管的負極與第一場效應管的D極相連。所述+3. 3V發生電路包括第三電阻、第一電容以及第一大功率場效應管，所述第三電阻的一端與+12V直流電源相連,另一端與第一大功率場效應管的G極相連；所述第一電容的一端與第一大功率場效應管的G極相連,另一端接地；所述第一大功率場效應管的D極與+3. 3VSB待機電源相連，第一大功率場效應管的S極產生+3. 3V系統主電源。所述+5V發生電路包括第一電阻、第二電容以及第二大功率場效應管，所述第一電阻的一端與+12V直流電源相連，另一端與第二大功率場效應管的G極相連；所述第二電容的一端與第二大功率場效應管的G極相連，另一端接地；所述第二大功率場效應管的D極與+5VSB待機電源相連，第二大功率場效應管的S極產生+5V系統主電源。與現有技術相比，采用本技術的一種用于計算機主板+3. 3V以及+5V的時序控制電路，包括主板、設于主板上的電源轉換芯片以及南橋芯片上的時序控制模塊，所述電源轉換芯片的輸入端與+12V直流電源相連，電源轉換芯片的+3. 3VSB待機電源輸出端與+3. 3V發生電路相連，電源轉換芯片的+5VSB待機電源輸出端與+5V發生電路相連，還包括放電控制電路，所述放電控制電路的輸入端與南橋芯片上的時序控制模塊相連，放電控制電路的輸出端與+3. 3V發生電路的輸入端相連；放電控制電路還分別與+5VSB待機電源以及+12V直流電源相連。通過放電控制電路可以很好的保證上電時+5V系統主電源早于+3. 3V系統主電源有效，在掉電時則需+3. 3V系統主電源早于+5V系統主電源失效，從而保證導芯片組正常工作，更保證計算機主板的穩定性。附圖說明 圖I為現有計算機主板的+3. 3V以及+5V系統主電源的原理示意圖；圖2為本技術的+3. 3V發生電路與放電控制電路的電路示意圖；圖3為本技術的+5V發生電路的電路示意圖。具體實施方式以下結合附圖和實施例進一步說明本技術的技術方案。請參閱圖2所示的一種用于計算機主板+3. 3V以及+5V的時序控制電路包括主板(圖中未示出)、設于主板上的電源轉換芯片(圖中未示出)以及南橋芯片上的時序控制模塊(圖中未示出)，電源轉換芯片的輸入端與+12V直流電源相連，電源轉換芯片的+3. 3VSB待機電源輸出端與+3. 3V發生電路11相連，電源轉換芯片的+5VSB待機電源輸出端與+5V發生電路12相連，還包括放電控制電路13，放電控制電路13的輸入端與南橋芯片上的時序控制模塊相連，放電控制電路13的輸出端與+3. 3V發生電路11的輸入端相連；放電控制電路13還分別與+5VSB待機電源以及+12V直流電源相連。放電控制電路13包括第二電阻R2、第四電阻R4、二極管D I、第一場效應管Ql以及第二場效應管Q2，第四電阻R4的一端與+5VSB待機電源相連，另一端與第二場效應管Q2的D極相連；第二場效應管Q2的G極與南橋芯片上的時序控制模塊的SLP S3控制腳相連，第二場效應管Q2的S極接地；第二電阻R2的一端與+12V直流電源相連，另一端與第一場效應管Ql的D極相連；第一場效應管Ql的G極與第二場效應管Q2的D極相連，第一場效應管Ql的S極接地；二極管Dl的正極與+3. 3V發生電路相連，二極管Dl的負極與第一場效應管Ql的D極相連。+3. 3V發生電路11包括第三電阻R3、第一電容Cl以及第一大功率場效應管PQ1，第三電阻R3的一端與+12V直流電源相連，另一端與第一大功率場效應管PQl的G極相連；第一電容Cl的一端與第一大功率場效應管PQl的G極相連,另一端接地；第一大功率場效應管PQl的D極與+3. 3VSB待機電源相連，第一大功率場效應管PQl的S極產生+3. 3V系統主電源。+5V發生電路12包括第一電阻R1、第二電容C2以及第二大功率場效應管PQ2，第一電阻Rl的一端與+12V直流電源相連，另一端與第二大功率場效應管PQ2的G極相連；第二電容C2的一端與第二大功率場效應管PQ2的G極相連，另一端接地；第二大功率場效應管PQ2的D極與+5VSB待機電源相連，第二大功率場效應管PQ2的S極產生+5V系統主電源。本技術的工作原理如下I)在開機上電時當接入直流+12V電源后，此時系統為after_G3狀態，南橋芯片上的時序控制模塊的SLP S3控制腳為低電平，而+5VSB已經有效，將第一場效應管Ql打開，第一場效應管Ql的D極與S極(接地端)導通，二極管Dl的負極被拉低，二極管Dl導通，從而使它的正極也被拉低，第一大功率場效應管PQl的G極零電壓，第一大功率場效應管PQl此時被關閉，+3. 3V無電壓輸出，當按下開機鍵后，南橋芯片上的時序控制模塊的SLP S3控制腳隨即變 的G端被拉為低電平，第一場效應管Ql截止，由于二極管D本文檔來自技高網...

【技術保護點】
一種用于計算機主板+3.3V以及+5V的時序控制電路，包括主板、設于主板上的電源轉換芯片以及南橋芯片上的時序控制模塊，所述電源轉換芯片的輸入端與+12V直流電源相連，電源轉換芯片的+3.3VSB待機電源輸出端與+3.3V發生電路相連，電源轉換芯片的+5VSB待機電源輸出端與+5V發生電路相連，其特征在于：還包括放電控制電路，所述放電控制電路的輸入端與南橋芯片上的時序控制模塊相連，放電控制電路的輸出端與+3.3V發生電路的輸入端相連；放電控制電路還分別與+5VSB待機電源以及+12V直流電源相連。

【技術特征摘要】

【專利技術屬性】
技術研發人員：周濟，王維，
申請(專利權)人：上海華北科技有限公司，
類型：實用新型
國別省市：