應用雙層引線框架的堆疊式功率半導體器件及其制備方法技術

本發明專利技術涉及一種倒裝芯片的功率半導體器件及方法，更確切的說，本發明專利技術涉及一種利用倒裝芯片的封裝方式并應用雙層引線框架的所制備的包含金屬氧化物半導體場效應晶體管的堆疊式功率半導體器件及其制造方法。主要是將多個第一芯片與第一引線框架連接，同時將多個第二芯片與第二引線框架連接，并利用聯接片連接第一芯片背面的電極至第一引線框架所包含的部分底層基座上，翻轉第一引線框架之后與第二引線框架進行堆疊封裝，再進行切割，旨在使所獲得的堆疊式功率半導體器件所容納的芯片尺寸最大或堆疊式功率半導體器件的封裝體最小。

【技術實現步驟摘要】
本專利技術一般涉及一種倒裝芯片的功率半導體器件及方法，更確切的說，本專利技術涉及一種利用倒裝芯片的封裝方式并應用雙層引線框架的所制備的包含金屬氧化物半導體場效應晶體管的堆疊式功率半導體器件及其制造方法。
技術介紹
隨著集成電路相關制造工藝的發展以及芯片按照比例尺寸縮小的趨勢，器件熱傳導工程在半導體工藝和器件性能改善方面所起的作用越來越明顯，如何使最終所獲得的封裝體具有最小尺寸，或者說使內部封裝的晶片尺寸最大，這是對半導體行業的一個挑戰。在一些特殊的芯片類型上，如一些應用于功率芯片上的DC-DC器件，通常將N型的高端和低端 晶體管封裝在同一封裝體內。通常，在半導體器件的復雜制備工藝流程中，尤其是封裝過程中，芯片存在各種各樣的熱傳導設計方式，由于器件尺寸的逐步縮小，很多散熱方式相對較佳的封裝形式對器件的性能是有改善的。圖I及圖2A-2E是在當前技術中一種將兩個芯片封裝在一個堆疊式半導體器件內的透視結構示意圖，圖2A是圖I中封裝體100沿A-A線的橫截面結構示意圖，圖2B是圖I中封裝體100沿B-B線的橫截面結構示意圖，圖2C是圖I中封裝體100沿C-C線的橫截面結構示意圖。圖I是封裝體100的俯視透視示意圖，頂層金屬片IOlaUOlb與圖2A-2B中的第一芯片111正面的電極電性連接，該金屬片IOlaUOlb作為電極導出端子的同時還用于散熱。圖2B-2C中金屬片102a、102b位于第一芯片111之下并與第一芯片111背面的部分電極電性連接，同時金屬片102a、102b還與第二芯片112正面的電極電性連接，而第二芯片112背面的電極則與底層金屬片103焊接，金屬片103不僅是連接芯片112的電極至外界的信號端子，還作為散熱片。圖2E是封裝體100的仰視結構示意圖，引腳103a、103b、103c、103d分布在金屬片103的四周，并且引腳103a連接在金屬片103上。參見圖2C，其中引腳103b、103d分別通過具有向上延伸并大概靠近金屬片102a所在平面的延伸部分103e、103f而與金屬片101a、IOlb焊接。為了便于解釋和簡潔的進行示意，將第一芯片111的電極與金屬片101a、101b、102a焊接的焊接材料在圖2A-2C中并未進行圖示，同樣將第二芯片112的電極與金屬片102a、102b、103a焊接的焊接材料在圖2A-2C中并未進行圖示。另外，金屬片IOla與金屬片IOlb具有垂直方向上的高度差,金屬片IOla與金屬片IOlb并不處于同一平面。因此，圖2D所示的封裝體100的俯視結構中，金屬片IOlb所在的位置低于金屬片IOla所在位置，所以金屬片IOlb被塑封在封裝體100內，而金屬片IOla的頂面則外露于封裝體100的塑封料之外。在圖2B中，為了避免金屬片102b觸及到第一芯片111的背面，還設置了與金屬片102b在垂直方向上的位置比金屬片102a的位置低。實際上，上述案例在封裝體的器件熱性能和電性能上并未達到最佳，尤其是針對應用于功率器件的垂直式半導體器件類型而言。基于將兩個芯片或更多的芯片進行堆疊封裝，以求所獲得的封裝體的芯片尺寸最大或封裝體最小，提出了本專利技術所提供的各種實施例，主要包括半導體的封裝結構和制備該類結構的制備流程方法。
技術實現思路
鑒于上述所提及的問題，本專利技術提出了一種應用雙層引線框架的堆疊式功率半導體器件，包括一底層基座、一聯接片及一頂層基座；以及一第一芯片及一第二芯片； 其中，底層基座進一步包含第一基座及設置在第一基座附近并與第一基座分離斷開的第二基座、第三基座，且第一芯片倒裝連接(或焊接)在第一基座與第二基座上；以及所述聯接片堆疊在第一芯片上，且聯接片的底面與第一芯片的背面連接，聯接片還包含與聯接片連接并向下彎折的一第一延伸結構，該第一延伸結構延伸至第三基座的頂面并與之連接；以及所述頂層基座所包含的第五基座靠近頂層基座所包含的第四基座，第四基座、第五基座彼此分離斷開，第四基座堆疊在第二芯片上，第二芯片的背面與第四基座的頂面連接，且第二芯片倒裝連接在聯接片上；以及聯接片所設置的一個缺口延展至第二芯片正面的部分電極之下，并進一步利用一鍵合引線將第二芯片位于缺口處的該部分電極電性連接到延伸至所述缺口上方的第五基座的頂面上，所述鍵合引線位于該缺口中。上述的應用雙層引線框架的堆疊式功率半導體器件，其中，所述第一芯片的第一電極、第二電極均設置在第一芯片的正面，第一芯片的第三電極設置在第一芯片的背面；以及第二芯片的第一電極、第二電極均設置在第二芯片的正面，第二芯片的第三電極設置在第二芯片的背面。上述的應用雙層引線框架的堆疊式功率半導體器件，其中，所述第一基座的頂面設置有凸出于第一基座頂面的第一基島區，第二基座的頂面設置有凸出于第二基座頂面的第二基島區；以及聯接片的頂面設置有凸出于聯接片頂面的第三基島區。上述的應用雙層引線框架的堆疊式功率半導體器件，其中，所述第一基島區與第一芯片的第一電極連接，第二基島區與第一芯片的第二電極連接，第三基島區與第二芯片的第一電極連接；以及所述第二芯片位于缺口處的該部分電極為第二芯片的第二電極，所述鍵合引線將第二芯片的第二電極電性連接到延伸至所述缺口上方的第五基座的頂面上。上述的應用雙層引線框架的堆疊式功率半導體器件，其中，所述第四基座還包含與第四基座連接并向下彎折的一第二延伸結構，所述第五基座還包含與第五基座連接并向下彎折的一第三延伸結構；并且所述第二、第三延伸結構延伸至底層基座所在的平面，用于使連接在第二、第三延伸結構上的引腳與連接在第二基座、第三基座上的引腳位于同一平面。上述的應用雙層引線框架的堆疊式功率半導體器件，其中，所述第一芯片為一低端的M0SFET，所述第二芯片為一高端的MOSFET ;并且第一芯片的第一電極為源極、第一芯片的第二電極為柵極，第一芯片的第三電極為漏極，以及第二芯片的第一電極為源極、第二芯片的第二電極為柵極，第三芯片的第三電極為漏極。上述的應用雙層引線框架的堆疊式功率半導體器件，其中，所述第一基島區、第三基島區均為L型的立體結構。上述的應用雙層引線框架的堆疊式功率半導體器件，其中，所述第一芯片通過連接凸塊倒裝連接在第一基座與第二基座上，第二芯片通過連接凸塊倒裝連接在聯接片上。上述的應用雙層引線框架的堆疊式功率半導體器件，其中，所述第四基座、第五基座位于同一平面。本專利技術還提供一種應用雙層引線框架制備堆疊式功率半導體器件的方法，主要包括以下步驟提供一包含多個底層基座的第一引線框架；將多個第一芯片相對應的倒裝連接在第一引線框架所包含的多個底層基座上；將多個聯接片相對應的堆疊在所述多個第一芯片上并分別與第一芯片連接；提供一包含多個頂層基座的第二引線框架；將多個第二芯片相對應的連接在第二引線框架所包含的多個頂層基座上；翻轉所述第二引線框架，并將多個第二芯片相對應的倒裝連接在多個聯接片上；利用塑封料塑封所述第一引線框架、多 個第一芯片、多個聯接片、第二引線框架、多個第二芯片；對塑封料及第一引線框架、第二引線框架進行切割。上述的方法，其中，底層基座由第一基座、第二基座、第三基座所構成，并且第二基座、第三基座設置在第一基座附近并與第一基座分離斷開。上述的方法，所述聯接片還包含與聯接片連接并向下彎折的一第一延伸結構，在將多個聯接片相對應的堆疊在本文檔來自技高網...

【技術保護點】
一種應用雙層引線框架的堆疊式功率半導體器件，其特征在于，包括：一底層基座、一聯接片及一頂層基座；以及一第一芯片及一第二芯片；其中，底層基座進一步包含第一基座及設置在第一基座附近并與第一基座分離斷開的第二基座、第三基座，且第一芯片倒裝連接在第一基座與第二基座上；以及所述聯接片堆疊在第一芯片上，且聯接片的底面與第一芯片的背面連接，聯接片還包含與聯接片連接并向下彎折的一第一延伸結構，該第一延伸結構延伸至第三基座的頂面并與之連接；以及所述頂層基座所包含的第五基座靠近頂層基座所包含的第四基座，第四基座、第五基座彼此分離斷開，第四基座堆疊在第二芯片上，第二芯片的背面與第四基座的底面連接，且第二芯片倒裝連接在聯接片上；以及聯接片所設置的一個缺口延展至第二芯片正面的部分電極之下，并進一步利用一鍵合引線將第二芯片位于缺口處的該部分電極電性連接到延伸至所述缺口上方的第五基座的底面上，所述鍵合引線位于該缺口中。

【技術特征摘要】
1.一種應用雙層引線框架的堆疊式功率半導體器件，其特征在于，包括 一底層基座、一聯接片及一頂層基座；以及 AA- -H-* LL -TL AA- ~· -H-* LL 一弟一心片及一弟一心片； 其中，底層基座進一步包含第一基座及設置在第一基座附近并與第一基座分離斷開的第二基座、第三基座，且第一芯片倒裝連接在第一基座與第二基座上；以及 所述聯接片堆疊在第一芯片上，且聯接片的底面與第一芯片的背面連接，聯接片還包含與聯接片連接并向下彎折的一第一延伸結構，該第一延伸結構延伸至第三基座的頂面并與之連接；以及 所述頂層基座所包含的第五基座靠近頂層基座所包含的第四基座，第四基座、第五基座彼此分離斷開，第四基座堆疊在第二芯片上，第二芯片的背面與第四基座的底面連接，且第二芯片倒裝連接在聯接片上；以及 聯接片所設置的一個缺口延展至第二芯片正面的部分電極之下，并進一步利用一鍵合引線將第二芯片位于缺口處的該部分電極電性連接到延伸至所述缺口上方的第五基座的底面上，所述鍵合弓I線位于該缺口中。2.如權利要求I所述的應用雙層引線框架的堆疊式功率半導體器件，其特征在于，所述第一芯片包括有第一電極、第二電極，均設置在第一芯片的正面，第一芯片還包括有第三電極，設置在第一芯片的背面；以及 第二芯片包括有第一電極、第二電極，均設置在第二芯片的正面，第二芯片還包括有第三電極，設置在第二芯片的背面。3.如權利要求2所述的應用雙層引線框架的堆疊式功率半導體器件，其特征在于，所述第一基座的頂面設置有凸出于第一基座頂面的第一基島區，第二基座的頂面設置有凸出于第二基座頂面的第二基島區；以及 聯接片的頂面設置有凸出于聯接片頂面的第三基島區。4.如權利要求3所述的應用雙層引線框架的堆疊式功率半導體器件，其特征在于，所述第一基島區與第一芯片的第一電極連接，第二基島區與第一芯片的第二電極連接，第三基島區與第二芯片的第一電極連接；以及 所述第二芯片位于缺口處的該部分電極為第二芯片的第二電極，所述鍵合引線將第二芯片的第二電極電性連接到延伸至所述缺口上方的第五基座的底面上。5.如權利要求I所述的應用雙層引線框架的堆疊式功率半導體器件，其特征在于，所述第四基座還包含與第四基座連接并向下彎折的一第二延伸結構，所述第五基座還包含與第五基座連接并向下彎折的一第三延伸結構；并且 所述第二、第三延伸結構延伸至底層基座所在的平面，用于使連接在第二、第三延伸結構上的引腳與連接在第二基座、第三基座上的引腳位于同一平面。6.如權利要求2所述的應用雙層引線框架的堆疊式功率半導體器件，其特征在于，所述第一芯片為一低端的MOSFET，所述第二芯片為一高端的MOSFET ;并且 第一芯片的第一電極為源極、第一芯片的第二電極為柵極，第一芯片的第三電極為漏極，以及第二芯片的第一電極為源極、第二芯片的第二電極為柵極，第三芯片的第三電極為漏極。7.如權利要求3所述的應用雙層引線框架的堆疊式功率半導體器件，其特征在于，所述第一基島區、第三基島區均為L型的立體結構。8.如權利要求I所述的應用雙層引線框架的堆疊式功率半導體器件，其特征在于，所述第一芯片通過連接凸塊倒裝連接在第一基座與第二基座上，第二芯片通過連接凸塊倒裝連接在聯接片上。9.如權利要求I所述的應用雙層引線框架的堆疊式功率半導體器件，其特征在于，所述第四基座、第五基座位于同一平面。10.一種應用雙層引線框架制備堆疊式功率半導體器件的方法，其特征在于，包括以下步驟 提供一包含多個底層基座的第一引線框架； 將多個第一芯片相對應的倒裝連接在第一引線框架所包含的多個底層基座上； 將多個聯接片相對應的堆疊在所述多個第一芯片上并分別與第一芯片連接； 提供一包含多個頂層基座的第二引線框架； 將多個第二芯片相對應的連接在第二引線框架所包含的多個頂層基座上； 翻轉所述第二引線框架，并將多個第二芯片相對應的倒裝連接在多個聯接...

【專利技術屬性】
技術研發人員：薛彥迅，何約瑟，哈姆扎·耶爾馬茲，石磊，魯軍，趙良，
申請(專利權)人：萬國半導體股份有限公司，
類型：發明
國別省市：