信息處理系統以及系統控制器技術方案

本發明專利技術提供信息處理系統以及系統控制器，在連接有多個CPU的系統控制器進行高速緩存同步控制的系統中，提高CPU的處理能力。在進行高速緩存同步控制的系統中，系統控制器(12)連接著高速緩沖存儲器容量不同的多個CPU單元(10-0～10-3)，在該系統中設置有：高速緩存同步部(54)，其監視先行請求和后續請求的地址競合；和設定部(56)，其按照各CPU單元的高速緩沖存儲器的容量來分別設定先行請求和后續請求的競合監視范圍。即便混在高速緩存容量不同的CPU單元，也能夠提高高速緩存容量多的CPU單元的處理能力。

【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及信息處理系統以及系統控制器。
技術介紹
并行處理有效地提高了信息處理系統的處理速度。在并行處理系統中，多個運算處理裝置(CPU :Central Processing Unit :中央處理器)分擔處理。另外，為了使CPU的處理速度提高，在CPU和主存儲裝置之間設置高速緩沖存儲器(Cache Memory) 0高速緩沖存儲器由復制并保持存儲于主存儲裝置的數據內的、CPU將要訪問的數據、其地址、狀態等的高速小容量的存儲器構成。高速緩沖存儲器代替CPU本來應該訪問的主存儲裝置來輸入 輸出數據。由于高速緩沖存儲器自動地進行數據保存、主存儲裝置的代替動作，所以CPU的程序無需意識到高速緩沖存儲器。近年來，由于LSI (Large Scale Integrated :大規模集成電路)元件的集成化的提高、請求速度的上升，高速緩沖存儲器被設置在CPU芯片內。另外,在并行處理系統內，在SMP(Symmetric Multiprocessing :對稱多處理)系統中，進行一個CPU檢索其他CPU的高速緩沖存儲器的登記內容的探聽(Snoop)。為了防止因該探聽而引起的CPU間的高速緩沖存儲器的干擾，設置有CPU的高速緩沖存儲器的同步機構。高速緩沖存儲器的同步機構在處理連續請求同一高速緩存地址的請求時，重試在基于先行請求更新高速緩存管理信息(TAG)結束之前到來的后續請求。將該控制稱作“繁忙(BUSY)控制”。在SMP系統中，對全部CPU芯片設定同樣的繁忙監視范圍。專利文獻I :日本特開2008-123333號公報為了提高CPU的性能，提供高速緩沖存儲器的容量增大了的CPU芯片。為了提高現有信息處理系統的性能，而添加CPU芯片是有效的。例如，在現有的以高速緩沖存儲器容量少的CPU芯片構成的系統中添加高速緩存容量多的CPU芯片，或者在以高速緩沖存儲器容量多的CPU芯片構成的系統中添加高速緩沖存儲器容量少的CPU芯片。像這樣，添加處理所需的CPU芯片來抑制不必要的成本的系統運用的技術的需要較高。在現有的信息處理系統中后添加CPU芯片的情況下，存在出現高速緩沖存儲器容量不同的CPU芯片混在的可能性。在SMP環境下，與多個CPU芯片連接的系統控制器具有高速緩存同步機構。在一個系統控制器上連接有高速緩沖存儲器容量不同的多個CPU芯片的情況下，為了在多個CPU之間獲得TAG的匹配性，系統控制器將多個CPU芯片的繁忙監視范圍設定為相同。然而，由于在使高速緩存容量不同的CPU芯片混在的情況下，將全部CPU芯片的繁忙監視范圍設定為與高速緩沖存儲器容量最小的CPU芯片一致，所以存在不能充分發揮高速緩沖存儲器容量多的CPU芯片的性能的問題
技術實現思路
本專利技術的目的在于提供一種信息處理系統以及系統控制器，在高速緩沖存儲器容量不同的CPU芯片混在的信息處理系統中，提高CPU芯片性能。為了實現該目的，公開的信息處理系統具有 第ICPU單元，其具有第ICPU和第I高速緩存存儲器，其中，所述第I高速緩存存儲器存儲高速緩存標簽信息和高速緩存數據；第2CPU單元，其具有第2CPU和第2高速緩沖存儲器，其中，所述第2高速緩沖存儲器存儲高速緩存標簽信息和高速緩存數據，并且容量與所述第I高速緩沖存儲器的容量不同；以及系統控制器，其與所述第I以及第2CPU單元連接，以所述第ICPU和所述第2CPU對所述第I以及第2高速緩沖存儲器的請求來檢索第3高速緩存標簽存儲器和第4高速緩存標簽存儲器，其中，所述第3高速緩存標簽存儲器存儲所述第I高速緩沖存儲器的所述高速緩存標簽信息的副本，所述第4高速緩存標簽存儲器存儲所述第2高速緩沖存儲器的所述高速緩存標簽信息的副本，所述系統控制器具有高速緩存同步部，其以設定的繁忙監視范圍來監視先行請求和后續請求是否請求相同的高速緩存地址，使請求源CPU重試在基于所述先行請求來復制所述高速緩存標簽信息結束之前接受到的、請求與先行請求相同的高速緩存地址的后續請求；和設定部，其將在所述第3高速緩存標簽存儲器和所述第4高速緩存標簽 存儲器中不同的繁忙范圍設定給所述高速緩存同步部。另外，公開的系統控制器是與第ICPU單元和第2CPU單元連接的系統控制器，其中，所述第ICPU單元具有第ICPU和第I高速緩沖存儲器，所述第2CPU單元具有第2CPU和第2高速緩沖存儲器，所述第I高速緩沖存儲器存儲高速緩存標簽信息和高速緩存數據，所述第2高速緩沖存儲器存儲高速緩存標簽信息和高速緩存數據，并且容量與所述第I高速緩沖存儲器的容量不同，該系統控制器具有高速緩存標簽檢索部，其根據所述第ICPU和所述第2CPU對所述第I以及第2高速緩沖存儲器的請求來檢索第3高速緩存標簽存儲器和第4高速緩存標簽存儲器，其中，所述第3高速緩存標簽存儲器存儲所述第I高速緩沖存儲器的所述高速緩存標簽信息的副本，所述第4高速緩存標簽存儲器存儲所述第2高速緩沖存儲器的所述高速緩存標簽信息的副本；高速緩存同步部，其以設定的繁忙監視范圍來監視先行請求和后續請求是否請求相同的高速緩存地址，在基于所述先行請求來復制所述高速緩存標簽信息結束之前，接受到請求與先行請求相同的高速緩存地址的后續請求的情況下，使請求源CPU進行重試；以及設定部，其將在所述第3高速緩沖存儲器和所述第4高速緩沖存儲器中不同的所述繁忙范圍設定給所述高速緩存同步部。在系統控制器連接著高速緩沖存儲器容量不同的多個CPU單元，并進行高速緩存同步控制時，按照各CPU單元的高速緩沖存儲器的容量來分別設定先行請求和后續請求的競合監視范圍，所以能夠提高高速緩存容量多的CPU單元的處理能力。附圖說明圖I是實施方式的信息處理系統的框圖。圖2是圖I的系統板的框圖。圖3是表示圖2的系統板的構成的一個例子的框圖。圖4是圖2的主存儲裝置的存儲器地址的說明圖。圖5本實施方式中圖3的第I容量的高速緩沖存儲器的繁忙監視范圍的說明圖。圖6是將圖5的繁忙監視范圍應用于第2容量的高速緩沖存儲器的繁忙監視范圍的比較例的說明圖。圖7是本實施方式的圖3的第2容量的高速緩沖存儲器的繁忙監視動作的說明圖。圖8是表示圖2的系統板的構成的其他例子的框圖。圖9是表示圖3的系統構成的其他例子的框圖。 圖10是表示本實施方式的系統控制器的構成的框圖。圖11是圖10的寄存器部的繁忙設定寄存器的說明圖。圖12是圖10的繁忙控制部56的地址競合檢查部6的框圖。圖13是圖10的地址鎖定寄存器部54的地址競合檢查部7的框圖。圖14是在圖10以及圖12中說明的繁忙控制部56的地址競合檢查的動作說明圖。圖15是在圖10以及圖13中說明的地址鎖定寄存器部54的地址競合檢查的動作說明圖。圖16是實施方式的高速緩存同步處理的流程圖。圖17是其他實施方式的動態高速緩存同步處理的流程圖。具體實施例方式以下，按照信息處理系統、信息處理系統的高速緩存同步控制、系統控制器、地址競合檢查部、高速緩存同步處理、動態高速緩存同步處理、其他實施方式的順序來說明實施方式的例子，但是信息處理系統、系統控制器不限于該實施方式。(信息處理系統)圖I是實施方式的信息處理系統的框圖。圖2是圖I的系統板的框圖。圖I的信息處理系統表示在網絡中連接了計算機而成的服務器系統。在圖I中，服務器系統I具有作為處理裝置的多個系統板(S本文檔來自技高網...

【技術保護點】

【技術特征摘要】
【國外來華專利技術】

【專利技術屬性】
技術研發人員：金野雄次，村上浩，
申請(專利權)人：富士通株式會社，
類型：
國別省市：