電容放大電路制造技術

本實用新型專利技術提供一種電容放大電路，其包括第一跨導放大器、第二跨導放大器、電容和電阻，每個跨導放大器具有一個同相輸入端、一個反相輸入端和一個輸出端。第一跨導放大器的同相輸入端與第二跨導放大器的反相輸入端連接，第一跨導放大器的反相輸入端與第二跨導放大器的正相輸入端連接，所述電容和電阻依次串聯在第一跨導放大器的反相輸入端和第一跨導放大器的輸出端之間，第二跨導放大器的輸出端與所述電容和所述電阻的中間節點相連接。在本實用新型專利技術中將第一跨導放大器的兩輸入端與第二跨導放大器的兩個輸入端反接，最終導致兩個跨導放大器的輸入誤差在一定程度上互相抵消，同時也能起到電容放大作用，從而無需消耗更大的芯片面積和工作電流。（*該技術在2021年保護過期，可自由使用*）

【技術實現步驟摘要】

電容放大電路
本技術涉及一種穩定性電容補償電路領域，特別涉及一種改進型電容放大電路，其通過把補償電容放大從而產生更低頻的零點。
技術介紹
圖I為現有技術中電容放大電路的電路圖。所述電容放大電路包括第一跨導放大器gml、第二跨導放大器gm2、補償電容C、電阻Rl和R2。所述第一跨導放大器gml的同相輸入端接一參考電壓Vr，反相輸入端接一反饋電壓Vf。所述補償電容C、電阻Rl和R2依次串聯在第一跨導放大器gml的反相輸入端和輸出端之間。所述第二跨導放大器gm2的同相輸入端與補充電容C和電阻R2的中間節點連接，第二跨導放大器gm2的反相輸入端與其輸出端以及電阻R2和Rl的中間節點連接。·圖I示出的電容放大電路可以實現電容放大，其放大倍數等于(l+gm2.R2)，gm2為第二跨導放大器的跨導，但是這種方法會導致增大跨導放大器的輸入端Ve形成的誤差，假設第一跨導放大器gml的輸入誤差(offset)為Vajl,第二跨導放大器gm2的輸入誤差為να；2，其等效的第一跨導放大器gml的輸出端的總誤差為Va^Vaj2. (gm2/gml)。與無電容放大的結構相比，增加了 VQS2. (gm2/gml),雖然可以通過把gml/gm2設計得很大,而減小增加的誤差。由于為了實現較大的電容放大效應，gm2也需設計得很大，則gml需設計的更大，gml與輸入管的寬長比成正比，也隨其工作電流增加而增加。如果需要增大gml，則需要較大的芯片面積和電流消耗。因此，有必要提出一種改進的技術方案來解決上述問題。
技術實現思路
本技術的目的在于提供一種改進型電容放大電路，其可以實現電容放大功能，但同時有助于減小跨導放大器的輸入誤差，且無需消耗更大的芯片面積和工作電流。為了實現上述目的，本技術提出一種電容放大電路，其包括第一跨導放大器、第二跨導放大器、電容和電阻，每個跨導放大器具有一個同相輸入端、一個反相輸入端和一個輸出端。第一跨導放大器的同相輸入端與第二跨導放大器的反相輸入端連接，第一跨導放大器的反相輸入端與第二跨導放大器的正相輸入端連接，所述電容和電阻依次串聯在第一跨導放大器的反相輸入端和第一跨導放大器的輸出端之間，第二跨導放大器的輸出端與所述電容和所述電阻的中間節點相連接。進一步的，所述電容放大電路的最終的輸入誤差等于Vqsi-Vqs2. (gm2/gml)，其中gml表不第一跨導放大器的跨導，gm2表不第二跨導放大器的跨導，Vosi為第一跨導放大器的輸入誤差，Vos2為第二跨導放大器的輸入誤差。再進一步的，gm2/gml< I。進一步的，所述跨導放大器包括輸入級電路和輸出級電路。所述輸入級電路包括差分PMOS晶體管MPl和MP2、電流源II、NMOS晶體管麗I、麗2 JNcl和麗c2、電阻Rl和R2，差分晶體管MPl的柵極為跨導放大器的同相輸入端，差分晶體管MP2的柵極為跨導放大器的反相輸入端，所述差分晶體管MPl和MP2的源級相連，所述電流源Il的一端連接電源VDD，另一端接差分晶體管MPl和MP2的源級，所述電阻R2、NMOS晶體管麗c2和NMOS晶體管麗2依次串聯于所述差分晶體管MP2的漏極和地GND之間，所述電阻Rl、NMOS晶體管麗c2和NMOS晶體管麗I依次串聯于所述差分晶體管MPl的漏極和地GND之間，所述電阻R2的與差分晶體管MP2連接的一端與所述NMOS晶體管麗c2的柵極相連，所述電阻R2的另一端與所述NMOS晶體管MN2的柵極相連，所述電阻Rl的與差分晶體管MPl連接的一端與所述NMOS晶體管麗Cl的柵極相連，所述電阻Rl的另一端與所述NMOS晶體管麗I的柵極相連。所述輸出級電路包括NMOS晶體管麗3、麗c3、MN4和麗c4、PM0S晶體管MP3、MPc3、MP4和MPc4以及電阻R3，所述PMOS晶體管MP3、MPc3和所述NMOS晶體管MNc3、MN3依次串聯在電源VDD和地之間，所述PMOS晶體管MP4、MPc4、電阻R3和所述NMOS晶體管MNc4、MN4依次串聯在電源VDD和地之間，電阻R3的與PMOS晶體管MPc4連接的一端與所述PMOS晶體管MP4的柵極相連，電阻R3的另一端與所述PMOS晶體管MPc4的柵極相連，所述PMOS晶體管MP3和MP4的柵極互聯，所述PMOS晶體管MPc3和MPc4的柵極互聯，所述NMOS晶體管·MN4和MN2的柵極互聯，所述NMOS晶體管MNc4和MNc2的柵極互聯，所述NMOS晶體管MN3和麗I的柵極互聯，所述NMOS晶體管麗c3和麗Cl的柵極互聯，所述PMOS晶體管MPc3和所述NMOS晶體管麗c3的中間節點為所述跨導放大器的輸出端OUT。根據本技術的另一方面，本技術提供了另一種電容放大電路，其包括第一跨導放大器、第二跨導放大器、電容和電阻，每個跨導放大器具有一個同相輸入端、一個反相輸入端和一個輸出端。第一跨導放大器的同相輸入端與第二跨導放大器的反相輸入端連接，第一跨導放大器的反相輸入端與第二跨導放大器的正相輸入端連接，所述電容和電阻依次串聯在第一跨導放大器的輸出端和地之間，第二跨導放大器的輸出端與所述電容和所述電阻的中間節點相連接。進一步的，所述電容放大電路的最終的輸入誤差等于Vqsi-Vqs2. (gm2/gml)，其中gml表不第一跨導放大器的跨導，gm2表不第二跨導放大器的跨導，Vosi為第一跨導放大器的輸入誤差，Vos2為第二跨導放大器的輸入誤差。更進一步的，gm2/gml< I。進一步的，所述跨導放大器包括輸入級電路和輸出級電路。所述輸入級電路包括差分PMOS晶體管MPl和MP2、電流源II、NMOS晶體管麗I、麗2 JNcl和麗c2、電阻Rl和R2，差分晶體管MPl的柵極為跨導放大器的同相輸入端，差分晶體管MP2的柵極為跨導放大器的反相輸入端，所述差分晶體管MPl和MP2的源級相連，所述電流源Il的一端連接電源VDD，另一端接差分晶體管MPl和MP2的源級，所述電阻R2、NMOS晶體管麗c2和NMOS晶體管麗2依次串聯于所述差分晶體管MP2的漏極和地GND之間，所述電阻Rl、NMOS晶體管麗c2和NMOS晶體管麗I依次串聯于所述差分晶體管MPl的漏極和地GND之間，所述電阻R2的與差分晶體管MP2連接的一端與所述NMOS晶體管麗c2的柵極相連，所述電阻R2的另一端與所述NMOS晶體管MN2的柵極相連，所述電阻Rl的與差分晶體管MPl連接的一端與所述NMOS晶體管麗Cl的柵極相連，所述電阻Rl的另一端與所述NMOS晶體管MNl的柵極相連。所述輸出級電路包括NMOS晶體管麗3、麗c3、MN4和麗c4、PM0S晶體管MP3、MPc3、MP4和MPc4以及電阻R3，所述PMOS晶體管MP3、MPc3和所述NMOS晶體管MNc3、MN3依次串聯在電源VDD和地之間，所述PMOS晶體管MP4、MPc4、電阻R3和所述NMOS晶體管MNc4、MN4依次串聯在電源VDD和地之間，電阻R3的與PMOS晶體管MPc4連接的一端與所述PMOS晶體管MP4的柵極相連，電阻R3的另一端與所述PMOS晶體管MPc4的柵極相連，所述PMOS晶體管MP3和MP4的柵極互聯，所述PMOS晶體管MPc3和MPc4的柵極互聯，所述NMOS本文檔來自技高網...

【技術保護點】
一種電容放大電路，其包括第一跨導放大器、第二跨導放大器、電容和電阻，每個跨導放大器具有一個同相輸入端、一個反相輸入端和一個輸出端，其特征在于，第一跨導放大器的同相輸入端與第二跨導放大器的反相輸入端連接，第一跨導放大器的反相輸入端與第二跨導放大器的正相輸入端連接，所述電容和電阻依次串聯在第一跨導放大器的反相輸入端和第一跨導放大器的輸出端之間，第二跨導放大器的輸出端與所述電容和所述電阻的中間節點相連接。

【技術特征摘要】
1.一種電容放大電路，其包括第一跨導放大器、第二跨導放大器、電容和電阻，每個跨導放大器具有一個同相輸入端、一個反相輸入端和一個輸出端，其特征在于，第一跨導放大器的同相輸入端與第二跨導放大器的反相輸入端連接，第一跨導放大器的反相輸入端與第二跨導放大器的正相輸入端連接，所述電容和電阻依次串聯在第一跨導放大器的反相輸入端和第一跨導放大器的輸出端之間，第二跨導放大器的輸出端與所述電容和所述電阻的中間節點相連接。2.根據權利要求I所述的電容放大電路，其特征在于，所述電容放大電路的最終的輸入誤差等于Vajl-Vos2. (gm2/gml),其中gml表示第一跨導放大器的跨導，gm2表示第二跨導放大器的跨導，Vosi為第一跨導放大器的輸入誤差，Vos2為第二跨導放大器的輸入誤差。3.根據權利要求2所述的電容放大電路,其特征在于，gm2/gml< I。4.根據權利要求1-3任一所述的電容放大電路，其特征在于，所述跨導放大器包括輸入級電路和輸出級電路， 所述輸入級電路包括差分PMOS晶體管MPl和MP2、電流源II、NMOS晶體管麗I、麗2、MNcl和MNc2、電阻Rl和R2，差分晶體管MPl的柵極為跨導放大器的同相輸入端，差分晶體管MP2的柵極為跨導放大器的反相輸入端，所述差分晶體管MPl和MP2的源級相連，所述電流源Il的一端連接電源VDD，另一端接差分晶體管MPl和MP2的源級，所述電阻R2、NM0S晶體管麗c2和NMOS晶體管麗2依次串聯于所述差分晶體管MP2的漏極和地GND之間，所述電阻RUNMOS晶體管麗c2和NMOS晶體管麗I依次串聯于所述差分晶體管MPl的漏極和地GND之間，所述電阻R2的與差分晶體管MP2連接的一端與所述NMOS晶體管麗c2的柵極相連，所述電阻R2的另一端與所述NMOS晶體管MN2的柵極相連，所述電阻Rl的與差分晶體管MPl連接的一端與所述NMOS晶體管麗Cl的柵極相連，所述電阻Rl的另一端與所述NMOS晶體管麗I的棚極相連； 所述輸出級電路包括NMOS晶體管MN3、MNc3、MN4和MNc4、PMOS晶體管MP3、MPc3、MP4和MPc4以及電阻R3，所述PMOS晶體管MP3、MPc3和所述NMOS晶體管麗c3、麗3依次串聯在電源VDD和地之間，所述PMOS晶體管MP4、MPc4、電阻R3和所述NMOS晶體管MNc4、MN4依次串聯在電源VDD和地之間，電阻R3的與PMOS晶體管MPc4連接的一端與所述PMOS晶體管MP4的柵極相連，電阻R3的另一端與所述PMOS晶體管MPc4的柵極相連，所述PMOS晶體管MP3和MP4的柵極互聯，所述PMOS晶體管MPc3和MPc4的柵極互聯，所述NMOS晶體管MN4和MN2的柵極互聯，所述NMOS晶體管MNc4和MNc2的柵極互聯，所述NMOS晶體管MN3和麗I的柵極互聯，所述NMOS晶體管麗c3和麗Cl的柵極互聯，所述PMOS晶體管MPc3和所述NMOS晶體管麗c3的中間節點為所述跨導放大器...

【專利技術屬性】
技術研發人員：王釗，
申請(專利權)人：無錫中星微電子有限公司，
類型：實用新型
國別省市：