本實(shí)用新型專利技術(shù)公開了一種基于千兆網(wǎng)的雷達(dá)高速數(shù)據(jù)傳輸裝置，包括先進(jìn)先出數(shù)據(jù)緩存器、現(xiàn)場可編程門陣列、千兆以太網(wǎng)物理芯片和存儲器，先進(jìn)先出數(shù)據(jù)緩存器的輸入端與雷達(dá)接收機(jī)的IQ數(shù)據(jù)流輸出端連接，先進(jìn)先出數(shù)據(jù)緩存器的輸出端與現(xiàn)場可編程門陣列的信號輸入端連接，現(xiàn)場可編程門陣列的信號輸出端與千兆以太網(wǎng)物理芯片的輸入端連接，千兆以太網(wǎng)物理芯片的輸出端與終端計(jì)算機(jī)連接，現(xiàn)場可編程門陣列的存儲端口與存儲器連接。本實(shí)用新型專利技術(shù)采用現(xiàn)場可編程門陣列對數(shù)據(jù)進(jìn)行處理，具有高速運(yùn)算的特點(diǎn)，縮減了系統(tǒng)組成，降低了復(fù)雜度和硬件要求，提高了適應(yīng)力；通過采用千兆以太網(wǎng)物理芯片與終端計(jì)算機(jī)連接，增大了數(shù)據(jù)傳輸帶寬，擴(kuò)展了應(yīng)用領(lǐng)域。（*該技術(shù)在2022年保護(hù)過期，可自由使用*）
【技術(shù)實(shí)現(xiàn)步驟摘要】
本技術(shù)涉及一種雷達(dá)數(shù)據(jù)傳輸裝置，尤其涉及一種基于千兆網(wǎng)的雷達(dá)高速數(shù)據(jù)傳輸裝置。
技術(shù)介紹
在現(xiàn)有天氣雷達(dá)系統(tǒng)中的雷達(dá)數(shù)據(jù)傳輸裝置多采用PCI總線結(jié)構(gòu)，該結(jié)構(gòu)中，數(shù)字中頻接收機(jī)對中頻回波直接采樣和實(shí)時(shí)數(shù)字下變頻處理，得到基帶IQ數(shù)據(jù)，并通過數(shù)據(jù)總線輸出至信號處理器；信號處理器采用PCI總線結(jié)構(gòu)與終端計(jì)算機(jī)相連，以DMA方式將IQ數(shù)據(jù)傳送至計(jì)算機(jī)。隨著數(shù)字中頻接收機(jī)處理精度的不斷提高，處理帶寬的不斷增加，基帶IQ數(shù)據(jù)率也大幅提高，特別是對于雙極化多普勒天氣雷達(dá)，其需要同時(shí)接收和處理兩個(gè)通道的數(shù)據(jù)，在距離分辨率為50米、數(shù)據(jù)精度為16位浮點(diǎn)時(shí)，其基帶IQ數(shù)據(jù)率達(dá)到了384Mbps，這對于基于PCI總線的傳統(tǒng)雷達(dá)數(shù)據(jù)傳輸裝置提出了嚴(yán)峻挑戰(zhàn)，原因是數(shù)字中頻接收機(jī)輸出的IQ數(shù)據(jù)采用并行總線連接至信號處理器，傳輸方式為單向同步傳輸，數(shù)據(jù)在同步時(shí)鐘的上升沿和下降沿有效，傳輸位寬為16位；信號處理器采用半長/全長PCI板卡結(jié)構(gòu)，與計(jì)算機(jī)終端的PCI總線位寬32位，最大傳輸速率為480Mbps。該結(jié)構(gòu)較為復(fù)雜，板級連線較多，且目前主流計(jì)算機(jī)絕大多數(shù)均不支持PCI接口，從而限制了該方案的應(yīng)用。綜上，現(xiàn)有天氣雷達(dá)系統(tǒng)中的雷達(dá)數(shù)據(jù)傳輸裝置的缺陷為結(jié)構(gòu)復(fù)雜、連接線較多；傳輸數(shù)據(jù)易受到外部電磁干擾；板卡對計(jì)算機(jī)硬件要求苛刻；傳輸數(shù)據(jù)帶寬較小。
技術(shù)實(shí)現(xiàn)思路
本技術(shù)的目的就在于為了解決上述問題而提供一種基于千兆網(wǎng)的雷達(dá)高速數(shù)據(jù)傳輸裝置。本技術(shù)通過以下技術(shù)方案來實(shí)現(xiàn)上述目的本技術(shù)所述基于千兆網(wǎng)的雷達(dá)高速數(shù)據(jù)傳輸裝置，其信號輸入端與雷達(dá)接收機(jī)的IQ數(shù)據(jù)流輸出端連接，其信號輸出端與終端計(jì)算機(jī)連接，所述基于千兆網(wǎng)的雷達(dá)高速數(shù)據(jù)傳輸裝置包括先進(jìn)先出數(shù)據(jù)緩存器、現(xiàn)場可編程門陣列、千兆以太網(wǎng)物理芯片和存儲器，所述先進(jìn)先出數(shù)據(jù)緩存器的信號輸入端為所述雷達(dá)高速數(shù)據(jù)傳輸裝置的信號輸入端，所述先進(jìn)先出數(shù)據(jù)緩存器的信號輸出端與所述現(xiàn)場可編程門陣列的信號輸入端連接，所述現(xiàn)場可編程門陣列的信號輸出端與所述千兆以太網(wǎng)物理芯片的信號輸入端連接，所述千兆以太網(wǎng)物理芯片的信號輸出端為所述雷達(dá)高速數(shù)據(jù)傳輸裝置的信號輸出端，所述現(xiàn)場可編程門陣列的存儲端口與所述存儲器連接。本技術(shù)以現(xiàn)場可編程門陣列(簡稱FPGA)為數(shù)據(jù)緩存和處理核心對數(shù)據(jù)進(jìn)行處理，終端計(jì)算機(jī)通過千兆以太網(wǎng)口獲取實(shí)時(shí)回波數(shù)據(jù)，并按照數(shù)據(jù)格式要求進(jìn)行數(shù)據(jù)包拆分和重構(gòu)，得到符合雷達(dá)特征的數(shù)據(jù)包，便于后續(xù)算法進(jìn)行雷達(dá)信號處理。終端計(jì)算機(jī)還能通過千兆以太網(wǎng)向所述雷達(dá)高速數(shù)據(jù)傳輸裝置發(fā)送雷達(dá)控制命令，控制其按參數(shù)要求產(chǎn)生雷達(dá)控制時(shí)序，以協(xié)調(diào)雷達(dá)系統(tǒng)有節(jié)奏的工作。具體地，所述現(xiàn)場可編程門陣列采用ALTERA公司的STRATIX II系列芯片；所述千兆以太網(wǎng)物理芯片采用10M、100M、1000M網(wǎng)速的型號為“88E1111”的收發(fā)芯片。所述存儲器包括第二代雙倍數(shù)據(jù)率同步動態(tài)隨機(jī)存取存儲器和FLASH存儲器；所述第二代雙倍數(shù)據(jù)率同步動態(tài)隨機(jī)存取存儲器采用兩片型號為MT47H64M8CB的芯片，所述FLAH存儲器采用型號為S29GL512N的芯片。本技術(shù)的有益效果在于本技術(shù)采用現(xiàn)場可編程門陣列對數(shù)據(jù)進(jìn)行處理，具有高速運(yùn)算的特點(diǎn)，縮減了系統(tǒng)組成，降低了復(fù)雜度和硬件要求，提高了適應(yīng)力；通過采用千兆以太網(wǎng)物理芯片與終端計(jì)算機(jī)連接，簡化了雷達(dá)系統(tǒng)結(jié)構(gòu)，降低了設(shè)備成本和維護(hù)成本，增大了數(shù)據(jù)傳輸帶寬，提高系統(tǒng)可靠性和穩(wěn)定性，擴(kuò)展了應(yīng)用領(lǐng)域。附圖說明圖I是本技術(shù)所述基于千兆網(wǎng)的雷達(dá)高速數(shù)據(jù)傳輸裝置的電路結(jié)構(gòu)框圖。具體實(shí)施方式以下結(jié)合附圖對本技術(shù)作進(jìn)一步說明如圖I所示，本技術(shù)所述基于千兆網(wǎng)的雷達(dá)高速數(shù)據(jù)傳輸裝置，包括先進(jìn)先出數(shù)據(jù)緩存器FIFO、現(xiàn)場可編程門陣列FPGA、千兆以太網(wǎng)物理芯片PHY、第二代雙倍數(shù)據(jù)率同步動態(tài)隨機(jī)存取存儲器DDR2 SDRAM和FLASH存儲器，先進(jìn)先出數(shù)據(jù)緩存器FIFO的信號輸入端與雷達(dá)接收機(jī)的IQ數(shù)據(jù)流輸出端連接，先進(jìn)先出數(shù)據(jù)緩存器FIFO的的信號輸出端與現(xiàn)場可編程門陣列FPGA的信號輸入端連接，現(xiàn)場可編程門陣列FPGA的信號輸出端與千兆以太網(wǎng)物理芯片PHY的信號輸入端連接，千兆以太網(wǎng)物理芯片PHY的信號輸出端與終端計(jì)算機(jī)連接，現(xiàn)場可編程門陣列FPGA的存儲端口分別與第二代雙倍數(shù)據(jù)率同步動態(tài)隨機(jī)存取存儲器DDR2 SDRAM和FLASH存儲器連接。上述結(jié)構(gòu)中，具體的部件選型及工作原理如下I、先進(jìn)先出數(shù)據(jù)緩存器FIFO :先進(jìn)先出數(shù)據(jù)緩存器FIFO由兩片高速SSRAM組成，采用獨(dú)立數(shù)據(jù)總線和地址總線結(jié)構(gòu)，乒乓模式工作，實(shí)現(xiàn)高速數(shù)據(jù)實(shí)時(shí)緩存，將持續(xù)速率雷達(dá)IQ數(shù)據(jù)通過緩沖輸出間歇的突發(fā)高速數(shù)據(jù)，從而滿足后端數(shù)據(jù)流處理的協(xié)調(diào)一致。2、現(xiàn)場可編程門陣列FPGA FPGA采用ALTERA公司STRATIX II系列芯片，工作時(shí)鐘可達(dá)400MHz以上，片內(nèi)邏輯單元和RAM等資源豐富，與芯片外部的DDR2 SDRAM和FLASH —起構(gòu)建NIOS 2嵌入式系統(tǒng)，作為數(shù)據(jù)控制和調(diào)度的核心。主要實(shí)現(xiàn)的功能有 (I)GEN回波數(shù)據(jù)封裝雷達(dá)中頻輸出的IQ數(shù)據(jù)采用串行浮點(diǎn)格式，GEN裝置首先進(jìn)行高速串并轉(zhuǎn)換，得到16位并行IQ數(shù)據(jù)，然后在同步時(shí)鐘上升沿取出I數(shù)據(jù)，在時(shí)鐘下降沿取出Q數(shù)據(jù)，緩存于FPGA內(nèi)部RAM中。由于雷達(dá)數(shù)據(jù)具有較高的相參同步要求，在接收到一幀IQ數(shù)據(jù)后還需進(jìn)行數(shù)據(jù)封裝，加上幀頭。4(2) INS 協(xié)議打包根據(jù)UDP協(xié)議要求，每一幀UDP包必須包含IP頭和UDP頭信息，故需進(jìn)行UDP數(shù)據(jù)封裝，根據(jù)參數(shù)要求指定包長度、源/目標(biāo)IP地址、源/目標(biāo)端口號等內(nèi)容。(3) API數(shù)據(jù)格式轉(zhuǎn)換在完成GEN數(shù)據(jù)封裝和INS協(xié)議打包處理后，生成UDP數(shù)據(jù)包，該數(shù)據(jù)包還需進(jìn)行API數(shù)據(jù)格式轉(zhuǎn)換，以符合TSE MAC的輸入數(shù)據(jù)格式和時(shí)序要求，格式轉(zhuǎn)換包括數(shù)據(jù)位寬調(diào)整、數(shù)據(jù)包填充等。(4) TSE MAC 接口TSE MAC采用ALTERA提供的IP核，用于協(xié)議層與物理層芯片的接口連接，在NIOS2系統(tǒng)調(diào)度下產(chǎn)生標(biāo)準(zhǔn)GMII接口時(shí)序。(5) NIOS 2嵌入式系統(tǒng)建立NIOS 2硬件系統(tǒng)由DDR2 SDRAM、FLASH和FPGA組成，通過ALTERA提供的SOPCBuilder生成嵌入式系統(tǒng)，指定內(nèi)存空間、程序空間和外部接口映射，構(gòu)建最小控制系統(tǒng)。在Nios2硬件系統(tǒng)中，各個(gè)設(shè)備都是通過Avalon-MM總線與CPU進(jìn)行互聯(lián)(基本結(jié)構(gòu)由數(shù)據(jù)/地址/讀寫控制信號構(gòu)成)，通過SOPC環(huán)境進(jìn)行設(shè)備連接和地址分配。通過對設(shè)備地址的讀寫訪問，實(shí)現(xiàn)對設(shè)備的管理。(6)基于NIOS 2嵌入式系統(tǒng)的TCP、UDP數(shù)據(jù)通信控制終端計(jì)算機(jī)與NIOS 2系統(tǒng)的通信包含交互式握手、雷達(dá)IQ數(shù)據(jù)傳輸和雷達(dá)控制命令發(fā)送三部分。在初次連接時(shí)，終端計(jì)算機(jī)需通過TCP方式向NIOS 2系統(tǒng)發(fā)起通信請求，在后者正確響應(yīng)后配置通信端口，然后由NIOS 2控制向終端計(jì)算機(jī)發(fā)送UDP數(shù)據(jù)包；終端計(jì)算機(jī)向本裝置發(fā)送雷達(dá)控制參數(shù)采用TCP協(xié)議，數(shù)據(jù)量小，支持重傳機(jī)制，保證控制參數(shù)準(zhǔn)確傳達(dá)。3、千兆以太網(wǎng)物理芯片PHY 千兆以太網(wǎng)物理芯片PHY采用10M、100M、1000M三種網(wǎng)速的千兆以太網(wǎng)收發(fā)芯片，其型號為88E1111，與F本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
一種基于千兆網(wǎng)的雷達(dá)高速數(shù)據(jù)傳輸裝置，其信號輸入端與雷達(dá)接收機(jī)的IQ數(shù)據(jù)流輸出端連接，其信號輸出端與終端計(jì)算機(jī)連接，其特征在于：包括先進(jìn)先出數(shù)據(jù)緩存器、現(xiàn)場可編程門陣列、千兆以太網(wǎng)物理芯片和存儲器，所述先進(jìn)先出數(shù)據(jù)緩存器的信號輸入端為所述雷達(dá)高速數(shù)據(jù)傳輸裝置的信號輸入端，所述先進(jìn)先出數(shù)據(jù)緩存器的信號輸出端與所述現(xiàn)場可編程門陣列的信號輸入端連接，所述現(xiàn)場可編程門陣列的信號輸出端與所述千兆以太網(wǎng)物理芯片的信號輸入端連接，所述千兆以太網(wǎng)物理芯片的信號輸出端為所述雷達(dá)高速數(shù)據(jù)傳輸裝置的信號輸出端，所述現(xiàn)場可編程門陣列的存儲端口與所述存儲器連接。
【技術(shù)特征摘要】
1.一種基于千兆網(wǎng)的雷達(dá)高速數(shù)據(jù)傳輸裝置，其信號輸入端與雷達(dá)接收機(jī)的IQ數(shù)據(jù)流輸出端連接，其信號輸出端與終端計(jì)算機(jī)連接，其特征在于包括先進(jìn)先出數(shù)據(jù)緩存器、現(xiàn)場可編程門陣列、千兆以太網(wǎng)物理芯片和存儲器，所述先進(jìn)先出數(shù)據(jù)緩存器的信號輸入端為所述雷達(dá)高速數(shù)據(jù)傳輸裝置的信號輸入端，所述先進(jìn)先出數(shù)據(jù)緩存器的信號輸出端與所述現(xiàn)場可編程門陣列的信號輸入端連接，所述現(xiàn)場可編程門陣列的信號輸出端與所述千兆以太網(wǎng)物理芯片的信號輸入端連接，所述千兆以太網(wǎng)物理芯片的信號輸出端為所述雷達(dá)高速數(shù)據(jù)傳輸裝置的信號輸出端，所述現(xiàn)場可編程門陣列的存儲端口與所述存儲器連接。2.根據(jù)權(quán)利要求I所述的基于千兆網(wǎng)的雷達(dá)高速數(shù)據(jù)傳輸裝...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：謝承華，
申請(專利權(quán))人：成都遠(yuǎn)望科技有限責(zé)任公司，
類型：實(shí)用新型
國別省市：
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