本發(fā)明專利技術(shù)提供一種網(wǎng)絡(luò)設(shè)備及配置文件的加載方法，屬于網(wǎng)絡(luò)通信技術(shù)領(lǐng)域。所述網(wǎng)絡(luò)設(shè)備包括嵌入式系統(tǒng)和第一FPGA器件，所述第一FPGA器件與所述嵌入式系統(tǒng)通過PCI-E總線連接，其中，所述網(wǎng)絡(luò)設(shè)備還包括DMA器件，所述DMA器件通過PCI-E總線與所述嵌入式系統(tǒng)連接，并通過FPGA自定義總線與所述第一FPGA器件連接，所述DMA器件用于通過DMA方式從所述嵌入式系統(tǒng)中下載所述第一FPGA器件的配置文件，并將所述配置文件加載到所述第一FPGA器件中。根據(jù)本發(fā)明專利技術(shù)，能夠提高FPGA配置文件的加載速度。
【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)涉及網(wǎng)絡(luò)通信領(lǐng)域，尤其涉及。
技術(shù)介紹
如今的一些網(wǎng)絡(luò)設(shè)備可以完成許多的業(yè)務(wù)功能，如包過濾、流量監(jiān)控等，這些業(yè)務(wù)可以通過網(wǎng)絡(luò)設(shè)備的CPU或FPGA (現(xiàn)場(chǎng)可編程門陣列)來完成。兩者相比較，由于CPU要控制系統(tǒng)的整體運(yùn)行，若再進(jìn)行大流量的業(yè)務(wù)處理，將會(huì)對(duì)系統(tǒng)運(yùn)行穩(wěn)定性及業(yè)務(wù)處理的性能大打折扣。而如果將大流量業(yè)務(wù)處理的工作交給FPGA來處理，則設(shè)備的CPU就可以解放出來，設(shè)備的整體性能及可靠性可以有很大的提高。FPGA是通過硬件描述語(yǔ)言來完成電路設(shè)計(jì)的，根據(jù)處理不同業(yè)務(wù)流的需求來開發(fā)相應(yīng)的FPGA軟件版本，后將軟件配置文件加載到FPGA中，使FPGA根據(jù)設(shè)計(jì)來完成相應(yīng)的 業(yè)務(wù)處理。由于人們對(duì)大流量大范圍業(yè)務(wù)處理的網(wǎng)絡(luò)設(shè)備需求越來越高，因此相應(yīng)的FPGA的軟件配置文件容量也將越來越大。在設(shè)備啟動(dòng)過程中，需要將FPGA軟件配置文件加載到FPGA中所消耗的時(shí)間也將越來越久，由此帶來的影響不言而喻設(shè)備啟動(dòng)時(shí)間將越來越長(zhǎng)，或者在整個(gè)拓?fù)渲性撛O(shè)備的業(yè)務(wù)處理中斷(設(shè)備不能正常進(jìn)行業(yè)務(wù)處理)的時(shí)間將越來越長(zhǎng)。由此可見，F(xiàn)PGA軟件加載的快慢是會(huì)影響到整體設(shè)備的性能的，對(duì)設(shè)備盡快恢復(fù)業(yè)務(wù)處理功能有很大關(guān)系，尤其是對(duì)于網(wǎng)絡(luò)安全領(lǐng)域的設(shè)備，更加需要通過減少FPGA的軟件配置文件加載時(shí)間來縮短設(shè)備的啟動(dòng)時(shí)間。圖I是現(xiàn)有技術(shù)的網(wǎng)絡(luò)設(shè)備的邏輯結(jié)構(gòu)圖。參照?qǐng)D1，目前實(shí)現(xiàn)FPGA軟件配置文件的加載，大體上是通過CPLD (復(fù)雜可編程邏輯器件)來做中間轉(zhuǎn)換，即CPU通過PCI對(duì)CPLD進(jìn)行操作，然后CPLD通過FPGA自定義總線協(xié)議(類似SMBUS總線，不同的CPLD廠商可以有不同的實(shí)現(xiàn)，通過該自定義總線實(shí)現(xiàn)CPLD與工作FPGA的通信，本專利技術(shù)中不關(guān)注其具體實(shí)現(xiàn))對(duì)FPGA進(jìn)行操作，總體是通過以下過程來完成的嵌入式系統(tǒng)中的CPU將需要加載的軟件配置文件從CF (緊湊式閃存)卡等存儲(chǔ)設(shè)備中讀取到內(nèi)存中，并獲得文件的容量大小，即字節(jié)數(shù)。CPU根據(jù)獲得存放FPGA配置文件的內(nèi)存地址及大小，每次通過PCI總線向CPLD芯片寫8bit的數(shù)據(jù)，后向CPLD發(fā)送寫確認(rèn)，收到寫確認(rèn)后，CPLD將這一字節(jié)的數(shù)據(jù)通過FPGA芯片自定義的總線協(xié)議(類似SMBUS總線)送給FPGA，將配置文件根據(jù)其字節(jié)數(shù)大小依次循環(huán)寫入到CPLD，通過寫CPLD的確認(rèn)來完成FPGA軟件配置文件的加載。根據(jù)以上描述，系統(tǒng)要給工作FPGA加載配置文件，中間的傳輸需要通過CPLD芯片來完成，現(xiàn)有的嵌入式環(huán)境下的FPGA配置文件一般每次只能加載Sbit的數(shù)據(jù)，當(dāng)業(yè)務(wù)處理范圍擴(kuò)大，功能增強(qiáng)時(shí)，配置文件的也會(huì)越來越大，而每次往FPGA加載8bit的速度是不會(huì)改變的，此時(shí)就會(huì)增加FPGA配置文件的加載時(shí)間，導(dǎo)致設(shè)備整體的啟動(dòng)時(shí)間加長(zhǎng)，可靠性也就隨之降低。目前的技術(shù)方案FPGA下載配置文件，每次寫Sbit數(shù)據(jù)，對(duì)于日益增強(qiáng)的FPGA業(yè)務(wù)處理功能，F(xiàn)PGA配置文件下載已經(jīng)影響到設(shè)備的整體性能和可靠性了。例如，對(duì)于一款防火墻設(shè)備，其使用的FPGA的配置文件為40MB，對(duì)于40MB的配置文件，每次寫一個(gè)字節(jié)的速度進(jìn)行循環(huán)下載，則需要150秒鐘左右的時(shí)間，也就是說設(shè)備的啟動(dòng)時(shí)間需要多增加150秒，這種通過CPLD的方式來加載FPGA的下載速度為273KB/s。這就限制了設(shè)備正常工作的開始時(shí)間，設(shè)備正常的業(yè)務(wù)處理時(shí)間將會(huì)延后，這種延時(shí)明顯是不符合業(yè)務(wù)處理的實(shí)時(shí)性要求的。
技術(shù)實(shí)現(xiàn)思路
有鑒于此，本專利技術(shù)的目的是提供，能夠提高 FPGA配置文件的加載速度。為實(shí)現(xiàn)上述目的，本專利技術(shù)提供技術(shù)方案如下一種網(wǎng)絡(luò)設(shè)備，包括嵌入式系統(tǒng)和第一 FPGA器件，所述第一 FPGA器件與所述嵌入式系統(tǒng)通過PCI-E總線連接，其中，所述網(wǎng)絡(luò)設(shè)備還包括DMA器件，所述DMA器件通過PCI-E總線與所述嵌入式系統(tǒng)連接，并通過FPGA自定義總線與所述第一 FPGA器件連接，所述DMA器件用于通過DMA方式從所述嵌入式系統(tǒng)中下載所述第一 FPGA器件的配置文件，并將所述配置文件加載到所述第一 FPGA器件中。一種配置文件的加載方法，應(yīng)用于包括嵌入式系統(tǒng)和第一 FPGA器件的網(wǎng)絡(luò)設(shè)備中，所述第一 FPGA器件與所述嵌入式系統(tǒng)通過PCI-E總線連接，其中，所述網(wǎng)絡(luò)設(shè)備還包括DMA器件，所述DMA器件通過PCI-E總線與所述嵌入式系統(tǒng)連接，并通過FPGA自定義總線與所述第一 FPGA器件連接，所述加載方法包括所述DMA器件通過DMA方式從所述嵌入式系統(tǒng)中下載所述第一 FPGA器件的配置文件；所述DMA器件將所述配置文件加載到所述第一 FPGA器件中。與現(xiàn)有技術(shù)中相比，本專利技術(shù)的技術(shù)方案通過在網(wǎng)絡(luò)設(shè)備中設(shè)置DMA器件，由DMA器件通過DMA方式從嵌入式系統(tǒng)中下載FPGA的配置文件，并將配置文件加載到FPGA器件中，能夠縮短配置文件的加載時(shí)間，從而增加了網(wǎng)絡(luò)設(shè)備的整體性能和可靠性。附圖說明圖I是現(xiàn)有技術(shù)的網(wǎng)絡(luò)設(shè)備的邏輯結(jié)構(gòu)圖；圖2是本專利技術(shù)實(shí)施例I的網(wǎng)絡(luò)設(shè)備的邏輯結(jié)構(gòu)圖；圖3是本專利技術(shù)實(shí)施例2的網(wǎng)絡(luò)設(shè)備的邏輯結(jié)構(gòu)圖。具體實(shí)施例方式針對(duì)現(xiàn)有技術(shù)中存在的FPGA配置文件加載時(shí)間過長(zhǎng)的問題，本專利技術(shù)綜合先前配置文件加載的優(yōu)缺點(diǎn)，提出了一種在網(wǎng)絡(luò)設(shè)備中添加DMA器件的方案，由DMA器件向嵌入式系統(tǒng)下載FPGA配置文件，并將FPGA配置文件加載到FPGA器件中，如此，能夠縮短配置文件的加載時(shí)間，從而增加網(wǎng)絡(luò)設(shè)備的整體性能和可靠性。其中，DMA (Direct Memory Access,直接存儲(chǔ)器訪問)在實(shí)現(xiàn)DMA傳輸時(shí),是由DMA控制器直接掌管總線，因此，存在著一個(gè)總線控制權(quán)轉(zhuǎn)移問題。即DMA傳輸前，CPU要把總線控制權(quán)交給DMA控制器，而在結(jié)束DMA傳輸后，DMA控制器應(yīng)立即把總線控制權(quán)再交回給 CPU。以下結(jié)合附圖對(duì)本專利技術(shù)進(jìn)行詳細(xì)描述。實(shí)施例I圖2是本專利技術(shù)實(shí)施例I的網(wǎng)絡(luò)設(shè)備的邏輯結(jié)構(gòu)圖。參照?qǐng)D2，所述網(wǎng)絡(luò)設(shè)備包括嵌入式系統(tǒng)、CPLD器件、第一 FPGA器件和第二 FPGA器件，所述嵌入式系統(tǒng)通過PCI-E總線連接至PCI-E交換器(PCI-E switch),所述第一 FPGA器件通過PCI-E總線連接至PCI-Eswitch,所述第二 FPGA器件通過PCI-E總線連接至PCI-E switch,所述PCI-E switch通過PCI-E總線連接至PCI-E/PCI橋，所述CPLD器件通過PCI總線連接至PCI-E/PCI橋，所述第二 FPGA器件通過FPGA自定義總線分別與CPLD器件以及第一 FPGA器件連接。其中，所述嵌入式系統(tǒng)包括CPU和內(nèi)存以及PCI-E總線，所述內(nèi)存中能夠存儲(chǔ)所述 第一 FPGA器件的配置文件以及所述第二 FPGA器件的配置文件，所述PCI-E/PCI橋可以實(shí)現(xiàn)PCI-E信號(hào)與PCI信號(hào)之間的轉(zhuǎn)換，所述第二 FPGA器件的容量小于所述第一 FPGA器件容量。所述第二 FPGA器件能夠通過所述CPLD器件從所述嵌入式系統(tǒng)下載自身的配置文件，該配置文件能夠使得所述第二 FPGA器件具有DMA功能及傳輸數(shù)據(jù)的功能。所述第二 FPGA器件加載配置文件后，能夠通過DMA方式從所述嵌入式系統(tǒng)下載所述第一 FPGA器件的配置文件，并將所述配置文件加載的所述第一 FPGA器件中。其中，所述第二 FPGA器件的配置文件的大小小于所本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
一種網(wǎng)絡(luò)設(shè)備，包括嵌入式系統(tǒng)和第一FPGA器件，所述第一FPGA器件與所述嵌入式系統(tǒng)通過PCI？E總線連接，其特征在于，所述網(wǎng)絡(luò)設(shè)備還包括DMA器件，所述DMA器件通過PCI？E總線與所述嵌入式系統(tǒng)連接，并通過FPGA自定義總線與所述第一FPGA器件連接，所述DMA器件用于通過DMA方式從所述嵌入式系統(tǒng)中下載所述第一FPGA器件的配置文件，并將所述配置文件加載到所述第一FPGA器件中。
【技術(shù)特征摘要】
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：杜劍明，劉小兵，馮永剛，
申請(qǐng)(專利權(quán))人：杭州迪普科技有限公司，
類型：發(fā)明
國(guó)別省市：
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