一種FPGA并行動態加載方法技術

本發明專利技術涉及一種FPGA并行動態加載方法，屬于光電對抗技術領域。該方法包括：根據產品要求以及功能需要，生成待加載的映像文件；將映像文件寫入FLASH存儲器中；DSP核心處理器讀取映像文件；DSP核心處理器通過總線以并行傳輸的方式將所述映像文件加載至所述待加載的FPGA芯片中。該方案由于通過基于總線的并行傳輸方式加載映像文件至FPGA芯片，從而相比現有的串行傳輸方式，大大提升了加載速度。由于可以預先通過JTAG編程方式來生成符合芯片要求和應用需求的映像文件，從而可實現映像文件的隨時更新，在有效提高系統靈活性的同時，還避免了現有技術中反復插拔FLASH存儲器的麻煩，大大降低了操作人員的時間成本。

【技術實現步驟摘要】

本專利技術涉及光電對抗領域，具體涉及一種FPGA并行動態加載方法，其可應用于武器平臺DSP+FPGA架構的硬件電路結構設計中。
技術介紹
目前主流應用的FPGA (Field-Programmable Gate Array,現場可編程門陣列)并行加載方式是采用外置FLASH存儲器、同步串行接口等方式來進行加載。 由于FPGA的生產廠家多提供用于加載的FLASH存儲器，其符合FPGA的加載時序，同時支持JTAGCJoint Test Action Group，聯合測試行為組織標準)進行編程，從通常意義上而言是一種很方便的下載方案，當然，也可以采用同步串口實現加載。但不管是FLASH存儲器加載還是同步串口加載，都無法提供很好的下載速度，這在較大規模的應用場合下，其加載時間往往超過300ms，影響系統的啟動速度。此外，采用FLASH存儲器方式加載還會因需求的改變，從而不停的將FLASH存儲器撥出另行復制文件，從而大大增加了工藝復雜性,加重了工作人員的時間成本。因此，如何開發出一種應用于DSP(Digital Signal Processor,數字信號處理器)+FPGA架構下的新的FPGA加載方式，以適應加載速度的高速化以及系統靈活性等方面的要求。
技術實現思路
(一 )要解決的技術問題本專利技術要解決的技術問題是如何提高現有技術中FPGA加載過程的速度、系統應用的靈活性，以及如何降低現有FPGA加載方案的人工時間成本。( 二 )技術方案為了解決上述技術問題，本專利技術提供一種FPGA并行動態加載方法，該方法包括如下步驟步驟SI :根據待加載的FPGA芯片的產品應用要求以及具體實際應用中的功能需要，生成待加載至FPGA芯片中的映像文件；步驟S2 :將所述映像文件寫入FLASH存儲器中；步驟S3 :通過DSP核心處理器讀取所述FLASH存儲器中的映像文件；步驟S4 =DSP核心處理器通過總線以并行傳輸的方式將所述映像文件加載至所述待加載的FPGA芯片中。其中，所述步驟SI中，通過JTAG編程方式生成待加載至FPGA芯片中的映像文件。其中，所述步驟S2中，通過JTAG編程方式將所述映像文件寫入FLASH存儲器中。(三)有益效果本專利技術技術方案與現有技術相比較，具備如下幾點有益效果(I)通過基于總線的并行傳輸方式加載映像文件至FPGA芯片，從而相比現有的串行傳輸方式，大大提升了加載速度。(2)由于可以預先通過JTAG編程方式來生成符合芯片要求和應用需求的映像文件，從而可實現映像文件的隨時更新，在有效提高系統靈活性的同時，還避免了現有技術中反復插拔FLASH存儲器的麻煩，大大降低了操作人員的時間成本。附圖說明圖I為本專利技術技術方案的流程圖。圖2為本專利技術技術方案中生成映像文件的界面示意圖。 圖3為本專利技術技術方案中與FPGA芯片配置相關電路的原理圖。具體實施例方式為使本專利技術的目的、內容、和優點更加清楚，下面結合附圖和實施例，對本專利技術的具體實施方式作進一步詳細描述。為提高現有技術中FPGA加載過程的速度、系統應用的靈活性，以及如何降低現有FPGA加載方案的人工時間成本，本專利技術提供一種FPGA并行動態加載方法，如圖I所示，該方法包括如下步驟步驟SI :根據待加載的FPGA芯片的產品應用要求以及具體實際應用中的功能需要，通過JTAG編程方式生成待加載至FPGA芯片中的映像文件；步驟S2 :通過JTAG編程方式將所述映像文件寫入FLASH存儲器中；步驟S3 :通過DSP核心處理器讀取所述FLASH存儲器中的映像文件；步驟S4 =DSP核心處理器通過總線以并行傳輸的方式將所述映像文件加載至所述待加載的FPGA芯片中。下面結合實施例來具體說明。實施例本實施例基于上述技術方案來具體實施，其說明內容包括電路設計部分、映像文件生成部分以及映像文件加載部分。I、電路設計本實施例基于產品ADSP-TS101的DSP核心處理器來進行設計。如圖2所示，其中，FPGA芯片通過DSP核心處理器的外部總線加載。設置FPGA的M為110，即設置FPGA于Slave Parallel模式，此模式下FPGA的PROGRAM信號用于清除FPGA，INIT信號用于指示復位狀態是否完成，DONE信號用于指示加載是否成功，D作為數據輸入，CCLK作為輸入時鐘，CS作為片選，/WR作為寫允許信號，BUSY作為FPGA忙信號。由于FPGA的周期遠小于DSP的操作周期，因此BUSY信號沒有使用，懸空。設置FLAGl作為DSP的輸出信號，和DSP的復位信號經二極管線與后用來控制PROGRAM 信號；設置FLAG2作為DSP的輸入信號，用來檢測FPGA的INIT信號；FPGA的DONE信號連接到發光二極管，用來指示FPGA的加載狀態；FPGA 的 D 和 DSP_D 相連； 由于對FPGA只有寫操作，所以FPGA的/WR信號接地；CS片選和DSP的MSl連接；CCLK 和 DSP 的 WRL 連接；2、映像文件生成首先，利用Xilinx ISE編輯將要下載到FPGA的工程文件，經JTAG加載測試，確認功能符合設計需求。雙擊Process for Current Source 欄內的 Genrate Programming File,此時彈出一個 impact 軟件窗口，選 Xilinx PROM File Formatter。在 File 菜單中選擇 PROMProperties,彈出選項框,在Format選項卡中的設置如圖3所示。 點擊“確定”，此時即可保存成所需的FPGA數據流文件。生成的*. HEX通過ADSP-TS101的VDSP軟件燒錄到FLASH的FPGA目標地址。并把目標文件大小寫到0x200000偏移位置。3、軟件加載流程軟件加載流程如下 I)讀FLASH的FPGA目標地址+0x200000偏移，計算FPGA目標文件的大小；2)置 PROGRAM 信號為低；3)等待，直至INIT信號為低。4)置 PROGRAM 信號為高；5)等待，直至INIT信號為高。讀寫計數器清零。6)如果讀寫計數器小于目標文件大小，執行以下步驟，否則調至下一步a)讀取FLASH中的FPGA目標數據偏移為計數器位置的值。b)寫該值至DSP的MSl地址空間。7)等待 10ms。8)檢查DONE信號的電平，如果為高，返回加載成功，否則返回加載失敗。以上所述僅是本專利技術的優選實施方式，應當指出，對于本
的普通技術人員來說，在不脫離本專利技術技術原理的前提下，還可以做出若干改進和變形，這些改進和變形也應視為本專利技術的保護范圍。權利要求1.一種FPGA并行動態加載方法，其特征在于，該方法包括如下步驟 步驟SI :根據待加載的FPGA芯片的產品應用要求以及具體實際應用中的功能需要，生成待加載至FPGA芯片中的映像文件； 步驟S2 :將所述映像文件寫入FLASH存儲器中； 步驟S3 :通過DSP核心處理器讀取所述FLASH存儲器中的映像文件； 步驟S4 =DSP核心處理器通過總線以并行傳輸的方式將所述映像文件加載至所述待加載的FPGA芯片中。2.如權利要求I所述的FPGA并行動態加載方法，其特征在于，所述步驟SI中，通過JTAG編程方式生成待加載至FPGA芯片中的映像文件。3.如權利要求I所述的FPG本文檔來自技高網...

【技術保護點】
一種FPGA并行動態加載方法，其特征在于，該方法包括如下步驟：步驟S1：根據待加載的FPGA芯片的產品應用要求以及具體實際應用中的功能需要，生成待加載至FPGA芯片中的映像文件；步驟S2：將所述映像文件寫入FLASH存儲器中；步驟S3：通過DSP核心處理器讀取所述FLASH存儲器中的映像文件；步驟S4：DSP核心處理器通過總線以并行傳輸的方式將所述映像文件加載至所述待加載的FPGA芯片中。

【技術特征摘要】

【專利技術屬性】
技術研發人員：王文濤，李姝，顏廷海，宋海平，周蓮，
申請(專利權)人：中國北方車輛研究所，
類型：發明
國別省市：