本裝置是基于鏈式靜止無功發生器中，使用FPGA與兩片DSP的組合，實現數據、指令交換，信號濾波處理、單極倍頻CPS-SPWM載波移相以及脈寬調制PWM編碼等，鏈式SVG多功率單元串聯的FPGA控制裝置及控制方法，是由可編程門陣列的邏輯器件FPGA和數字信號處理器DSP1及DSP2組成和實現的，FPGA采用總線接收數據RAM緩存方式，接收36個單元的調制波數據和相應指令，并對這些信號進行濾波、糾錯、控制和處理，而后分給三相的控制單元進行載波移相，經載波移相生成的脈寬調制PWM波通過調制編碼下發給各個功率單元。本發明專利技術設計能夠實現SVG的串聯多單元控制模式,并且能夠達到動態補償功能。
【技術實現步驟摘要】
本專利技術屬于電氣自動化控制
，具體涉及一種鏈式SVG多功率單元串聯的FPGA控制裝置及控制方法。
技術介紹
隨著微電子設計技術與工藝的發展，可編程邏輯器件逐步代替了數字集成電路。而現場可編程門陣列的邏輯器件FPGA的出現，因其超大規模集成、高速、低功耗等優點被應用到了工業領域。鏈式靜止無功發生器SVG中因使用了 FPGA高速、引腳豐富和片內存儲容量大而與數字信號處理器DSP配合使用，實現系統的分布式控制方案。這種設計方案的實現，不僅大大降低了硬件電路的體積和成本，同時也在軟件開發上增加了靈活性。
技術實現思路
本專利技術是基于鏈式靜止無功發生器中，使用FPGA與兩片DSP的組合，實現數據、指令交換，信號濾波處理、單極倍頻CPS-SPWM載波移相以及脈寬調制PWM編碼等。為達到上述目的，本專利技術的技術方案如下鏈式SVG多功率單元串聯的FPGA控制裝置及控制方法，是由可編程門陣列的邏輯器件FPGA和數字信號處理器DSPl及DSP2組成和實現的，其特征是可編程門陣列的邏輯器件FPGA分別與數字信號處理器DSPl及DSP2電信號連接。所述的FPGA采用總線接收數據RAM緩存方式，接收36個功率單元的調制波數據和相應指令，并對這些信號進行濾波、糾錯、控制和處理，而后分給三相的控制單元進行載波移相，經載波移相生成的脈寬調制PWM波通過調制編碼下發給各個功率單元。本專利技術專利還有這樣一些技術特征I、軟件編程實現片內雙口 RAM中數據的雙向傳輸以及其他判斷應用。2、FPGA中采用邏輯分析儀實時在線數據觀測和記錄。3、PWM編碼光纖傳輸提高信號速度和質量，保證了控制信號傳達的可靠性。4、控制方法先進、成熟，在鏈式靜止無功發生器設備上應用運行穩定可靠、性能良好。附圖說明圖I為鏈式靜止無功發生器系統結構主電路拓撲圖；圖2為FPGA中RAM與DSP1、DSP2芯片的信號連接框圖；圖3為鏈式靜止無功發生裝置中FPGA控制方法的總體框圖。具體實施例方式下面結合附圖對本專利技術作更詳細的說明一種鏈式SVG多功率單元串聯的FPGA控制裝置和控制方法，是由可編程門陣列的邏輯器件FPGA和數字信號處理器DSPl及DSP2組成和實現的，可編程門陣列的邏輯器件FPGA分別與數字信號處理器DSPl及DSP2電信號連接，FPGA采用總線接收數據RAM緩存方式，接收36個單元的調制波數據和相應指令，并對這些信號進行濾波、糾錯、控制和處理，而后分給三相的控制單元進行載波移相，經載波移相生成的脈寬調制PWM波通過調制編碼下發給各個功率單元。I、鏈式SVG主電路拓撲附圖1為補償容量為25kvar的SVG主電路拓撲圖，此主電路由12個功率單元組成，每相12個單元串聯而成，三相分別經過電抗器并入電網。每個單元采用H橋結構，在FPGA控制中實現三相各個單元輸出三電平，每相各單元輸出相位不同的電平疊加，使得每 相最終輸出為多電平，因減少了諧波，在并網后裝置補償效果較好。2、鏈式SVG控制器FPGA控制方法(I). RAM存儲數據處理圖2為FPGA中RAM與DSPl、DSP2芯片的信號連接框圖，在FPGA中，控制方法是分出三塊RAM作為與兩片DSP數據交換使用，在圖中詳細的描述了 FPGA與DSP1、DSP2芯片的信號連接，以及FPGA內部存儲DSP數據的RAM信號連接方式。所述的FPGA與DSPl電信號連接，主要是16位的數據總線D(TD15、8位的地址總線Α(ΓΑ7、片選讀寫信號線XZCSO/XRD/XWE以及控制信號線ΤΖ1 ΤΖ4 ;所述的FPGA與DSP2電信號連接，是16位的數據總線D0 D15、8位的地址總線Α(ΓΑ7、片選讀寫信號線XZCS0/XRD/XWE以及控制信號線ΤΖ1 ΤΖ4 ；所述的FPGA其內部是通過地址總線Α0 Α7和數據總線q_out和FPGAjn傳導DSPl發來的輸出以及發往DSPl、DSP2的數據，FPGA中RAM根據DSP送來的數據量分配不同的存儲空間。附圖3體現了 SVG裝置上FPGA控制方法軟件實施的總體設計方案FPGA對接收到的DSP數據和指令的處理，通過總線數據分離模塊送入A、B、C三相正弦波匯總模塊，根據FPGA與DSP通信的協議從FPGA的RAM中讀取出數據DATA2 DATA37，按照各相存儲位置進行濾波后寄存并發送給A、B、C三相數據糾錯模塊，檢錯通過后，將數據分別送給各相的SPWM算法模塊，與移相載波進行比較，輸出PWM波。上述輸出的PWM波形并不是到底層功率單元的最終信號，因為大功率器件電磁干擾和傳輸距離的可靠性緣故，經上層FPGA到底層單元的信號需要光纖傳送，將針對H橋的4個絕緣柵雙極型晶體管IGBT控制信號PWM按不同頻率進行調制編碼，再由一根光纖統一下發到功率單元中，此時下發的指令信號就由DATAl中的命令數據來控制。(2).單極倍頻 CPS-SPWM 生成 PWM附圖3中A、B、C三相正弦波脈寬調制SPWM控制模塊是本設計中的一個特點，即單極倍頻式載波移相PWM，其控制方法為針對H橋的功率單元模塊，對于每相12個功率單元，將它們的2X12個三角載波依次移相π/12度，然后與同一個正弦調制波進行比較，產生出2 X 12組PWM脈沖控制信號，分別驅動12個功率單元的左右橋臂，當三角載波比為整數時，倍頻式載波移相控制法下的輸出電壓不含偶次諧波，且最低次諧波就是2X12XF (F為載波比)次的載波諧波及其附近邊頻諧波，在本設計中，載波生成的幅值和頻率進行了公式的參數化設計，如下式clk-zaibo=式中，T為載波周期；Μ為載波幅值；clk_zaib0為載波的時鐘頻率。根據DSP傳遞給FPGA的數據寬度設計三角載波的幅值，通過在FPGA中鎖相環參數仿真PLL算法倍頻實現高速的clk_zaibo時鐘。這樣，即可在FPGA中實現三相多路載波參數值的統一更改，也可由DSP核心算法控制，以數據形式提供給FPGA進行載波變量更新，這樣做主要有以下兩個優點一是FPGA完全作為執行機構，受DSP調用和支配；二是在三相直流母線電壓不均時，可由DSP或FPGA進行調整。(3). PWM調制編碼模塊在2. 5MVar的靜止無功發生器裝置上，主電路是IOKV的高壓，電磁對IGBT的高頻開關信號影響十分嚴重，故須用光纖來隔離信號最為安全，考慮成本要求，每個單元應用兩根光纖進行信號傳遞，這就要求在FPGA中將不同的開關信息進行碼字區別，即調制編碼。附圖3中的PWM調制編碼模塊功能是對一個H橋的四路PWM信號進行相應的與非邏輯運算，得到H橋中IGBT的四種開關狀態，再加上IGBT全關斷的狀態，總共五種狀態進行編碼，編碼帶寬根據光纖的帶寬和FPGA內部PLL倍頻速率綜合設計，最終編輯好的五種不同帶寬的編碼經過邏輯匯總到光纖發射端口，根據DSP控制指令發送給相應功率單元。(4).光纖自檢在主控制器和功率單元之間只有光纖連接，這也是信號傳遞的唯一途徑，為了保證光纖通路的正常，在裝置投運前，要對進行光纖檢測。FPGA先會接收DSP發送的光纖檢測指令，根據指令FPGA發送檢測信號給功率單元，功率單元接收后如分析正確，將回饋正確信號指示給FPGA，此時FPGA才可接收DSP發來的調制波并完成其他控制，同時開放光纖端口給 FPGA。以上一系列本文檔來自技高網...
【技術保護點】
鏈式SVG多功率單元串聯的FPGA控制裝置及控制方法，是由可編程門陣列的邏輯器件FPGA和數字信號處理器DSP1及DSP2組成和實現的，其特征是：可編程門陣列的邏輯器件FPGA分別與數字信號處理器DSP1及DSP2電信號連接。
【技術特征摘要】
【專利技術屬性】
技術研發人員：何建華，孫敬華，陳晨，王瑞艦，肖心凱，劉震，劉震中，郎帥，杜麗，關微，胡麗剛，李春梅，
申請(專利權)人：哈爾濱九洲電氣股份有限公司，
類型：發明
國別省市：
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