存儲器電路制造技術

一種存儲器電路，包括：若干個扇區，每一扇區至少包括兩行平行的存儲單元；每一行存儲單元對應于一條第一控制線、一條第二控制線和一條字線；若干條與所述字線垂直的位線；同一扇區內的至少兩條相鄰第一控制線互相連接，同一扇區內的至少兩條相鄰第二控制線互相連接。由于一個扇區內至少兩條相鄰的第一控制線互相連接，同一扇區內至少兩條相鄰的第二控制線互相連接，使得第一控制線譯碼單元需要控制的第一控制線的數量變少，第二控制線譯碼單元需要控制的第二控制線的數量變少，可以大幅降低第一控制線譯碼單元和第二控制線譯碼單元所占的芯片面積，從而減小了存儲器電路所占的芯片面積。

【技術實現步驟摘要】

本專利技術涉及半導體領域，特別涉及一種共享控制線的存儲器電路。
技術介紹
閃存以其便捷、存儲密度高、可靠性好等優點成為非揮發性存儲器中研究的熱點。 現有的閃存需要更高的存儲密度，因此研制高存儲密度的閃存是閃存技術發展的重要推動 力。但是傳統的的閃存在邁向更高存儲密度的時候，由于受到結構的限制，通過縮小器件尺 寸來提高存儲密度將會面臨很大的挑戰。一般而言，閃存分為分柵式閃存和堆疊式閃存兩種結構。相比堆疊式閃存，分柵式 閃存由于其特殊的結構，在編程和擦除過程中都體現出其獨特的性能優勢，具有較高的編 程效率，且字線的結構可以避免“過擦除”等優點，應用尤其廣泛。但是由于分柵式閃存相 對于堆疊式閃存多了一個字線會導致芯片面積的增加，為了提高閃存的存儲密度，通常必 須要改進閃存的結構。公開號為CN1870297A的中國專利文獻提供了一種閃存存儲單元結構及其制備方 法，通過采用兩層氮化硅作為浮柵，在橫向和縱向方向上分別存儲四位數據，實現了每個閃 存存儲單元能存儲四個數據的功能，大大得提高了閃存的存儲密度。但是形成所述閃存存 儲單元結構的工藝較為復雜。
技術實現思路
本專利技術解決的問題是提供一種共享控制線的存儲器電路，在不改變存儲單元結構 的情況下，減小了存儲器電路所占的芯片面積，從而有利于提高存儲器的存儲密度。為解決上述問題，本專利技術技術方案提供了一種存儲器電路，包括若干個扇區，每 一扇區至少包括兩行平行的存儲單元，所述存儲單元包括第一存儲位單元和第二存儲位單 兀;每一行存儲單兀對應于一條第一控制線、一條第二控制線和一條字線，所述第一控制線 控制第一存儲位單元，所述第二控制線控制第二存儲位單元，所述第一控制線、第二控制線 和字線互相平行；若干條與所述字線垂直的位線；同一扇區內的至少兩條相鄰第一控制線 互相連接，同一扇區內的至少兩條相鄰第二控制線互相連接。可選的，還包括若干個扇區譯碼單元，每個扇區譯碼單元對應于一個扇區，所述扇 區譯碼單元包括第一控制線譯碼單元、第二控制線譯碼單元和字線譯碼單元，所述字線譯 碼單元用于控制同一扇區中每一條字線的電壓，所述第一控制線譯碼單元用于控制同一扇 區第一控制線的電壓，所述第二控制線譯碼單元用于控制同一扇區第二控制線的電壓。可選的，當同一扇區的第一控制線全部互相連接，同一扇區的第二控制線全部互 相連接，所述第一控制線譯碼單元用于同時控制同一扇區中所有的第一控制線的電壓，所 述第二控制線譯碼單元用于同時控制同一扇區所有的第二控制線的電壓。可選的，當進行編程操作或讀取操作時，同一扇區的第一控制線的電壓相等，同一 扇區的第二控制線的電壓相等，待編程或待讀取的存儲單元對應的字線的電壓與其余字線的電壓不同。可選的，位于一個扇區內的一部分第一控制線互相連接，位于一個扇區內對應的 一部分第二控制線互相連接，且位于一個扇區內的另一部分第一控制線互相連接，位于一 個扇區內對應的另一部分第二控制線互相連接，所述第一控制線譯碼單元用于同時控制不 同部分的第一控制線的電壓，所述第二控制線譯碼單元用于同時控制不同部分的第二控制 線的電壓。可選的，當進行編程操作或讀取操作時，同一部分的第一控制線的電壓相等，與同 一扇區的其余部分、其余扇區的第一控制線的電壓不相等，同一部分的第二控制線的電壓 相等，與同一扇區的其余部分、其余扇區的第二控制線的電壓不相同，且待編程或待讀取的 存儲單元對應的字線的電壓與其余字線的電壓不同。可選的，所述存儲單元包括半導體襯底，位于所述半導體襯底上的柵極，位于所 述柵極兩側的第一存儲位單元和第二存儲位單元，所述第一存儲位單元、第二存儲位單元 和半導體襯底與柵極之間具有隧穿氧化層，位于所述第一存儲位單元遠離柵極一側的半導 體襯底內的源極，位于所述第二存儲位單元遠離柵極一側的半導體襯底內的漏極，所述第 一存儲位單元包括第一浮柵、第一控制柵和覆蓋所述第一浮柵、第一控制柵的第一側墻，所 述第二存儲位單元包括第二浮柵、第二控制柵和覆蓋所述第二浮柵、第二控制柵的第二側m ο可選的，所述第一控制柵與第一控制線相連接，所述第二控制柵與第二控制線相 連接，所述柵極與字線相連接，所述源極與位于對應存儲單元一側的位線相連接，所述漏極 與位于對應存儲單元另一側的位線相連接。可選的，在進行編程操作或讀取操作時，通過控制位線的電壓和對應字線的電壓 來選擇待編程或待讀取的存儲單元，待編程或待讀取的存儲單元一側的所有位線電壓值與 另一側的所有位線電壓值不同。可選的，在進行編程操作或讀取操作時，通過控制對應位線的電壓和對應字線的 電壓來選擇待編程或待讀取的存儲單元，在其余位線上施加的電壓逐漸遞減，直到降為0V。可選的，所述一個扇區中存儲單元的行數大于等于2行。與現有技術相比，本專利技術具有以下優點由于一個扇區內至少兩條相鄰的第一控制線互相連接，同一扇區內至少兩條相鄰 的第二控制線互相連接，且所述存儲單元依然能正常的進行擦除、讀取、編程操作，使得第 一控制線譯碼單元需要控制的第一控制線的數量變少，第二控制線譯碼單元需要控制的第 二控制線的數量變少，可以大幅降低第一控制線譯碼單元和第二控制線譯碼單元所占的芯 片面積，從而減小了存儲器電路所占的芯片面積。同時本專利技術不需要改變存儲單元的結構， 與現有工藝兼容，不需要改變存儲器的形成工藝，成本較低。進一步的，當所述一個扇區的所有第一控制線互相連接，同一扇區的所有第二控 制線互相連接，第一控制線譯碼單元只需要控制一條第一控制線的電壓，第二控制線譯碼 單元只需要控制一條第二控制線的電壓，第一控制線譯碼單元和第二控制線譯碼單元的電 路結構會大幅簡化，可以大幅降低第一控制線譯碼單元和第二控制線譯碼單元所占的芯片 面積，從而減小了存儲器電路所占的芯片面積。附圖說明圖1是本專利技術實施例的存儲器電路的電路結構示意圖2是本專利技術實施例的存儲器電路中的存儲器陣列的電路結構示意圖3是本專利技術實施例的存儲單元的結構示意圖。具體實施方式在現有工藝中，往往通過改變閃存存儲單元結構來提高閃存存儲器的存儲密度， 但這會提高制造成本，且會增加制造工藝的復雜度。因此，本專利技術實施例提出了一種共享控 制線的存儲器電路，包括若干個扇區，每一扇區至少包括兩行平行的存儲單元，所述存儲 單元包括第一存儲位單元和第二存儲位單元；每一行存儲單元對應于一條第一控制線、一 條第二控制線和一條字線，所述第一控制線控制第一存儲位單元，所述第二控制線控制第 二存儲位單元，所述第一控制線、第二控制線和字線互相平行；若干條與所述字線垂直的位 線；同一扇區內的至少兩條相鄰的第一控制線互相連接，同一扇區內的至少兩條相鄰的第 二控制線互相連接。由于所述同一扇區內至少兩條相鄰的第一控制線互相連接，同一扇區內至少兩條 相鄰的第二控制線互相連接，所述存儲單元依然能正常的進行擦除、讀取、編程操作，使得 第一控制線譯碼單元需要控制的第一控制線的數量變少，第二控制線譯碼單元需要控制的 第二控制線的數量變少，甚至可以一個扇區的第一控制線譯碼單元只需要控制一個第一控 制線電壓，一個扇區的第二控制線譯碼單元只需要控制一個第二控制線電壓，第一控制線 譯碼單元和第二控制線譯碼單元的電路變得簡單。可以大幅降低第一控制線譯碼單元和第 二控制線譯碼單元所占的芯片面積，從而減小了存儲本文檔來自技高網...

【技術保護點】
一種存儲器電路，其特征在于，包括：若干個扇區，每一扇區至少包括兩行平行的存儲單元，所述存儲單元包括第一存儲位單元和第二存儲位單元；每一行存儲單元對應于一條第一控制線、一條第二控制線和一條字線，所述第一控制線控制第一存儲位單元，所述第二控制線控制第二存儲位單元，所述第一控制線、第二控制線和字線互相平行；若干條與所述字線垂直的位線；同一扇區內的至少兩條相鄰第一控制線互相連接，同一扇區內的至少兩條相鄰第二控制線互相連接。

【技術特征摘要】

【專利技術屬性】
技術研發人員：顧靖，
申請(專利權)人：上海宏力半導體制造有限公司，
類型：發明
國別省市：