本發明專利技術公開了一種增強二次雷達FPGA安全性的方法，涉及FPGA的安全性設計范疇，方法如下：FPGA加載完配置文件后，首先讀取硬件的ID，其次讀取存儲器中的校驗碼，最后校驗碼經解密處理后與ID進行比較，若一致則執行正常的功能，否則啟動重新配置命令；FPGA重新配置后，首先將讀取的ID加密后存儲在ISF上，刪除重配置時使用的配置文件。本發明專利技術合理利用了FPGA的資源，降低了設計成本，采用與硬件ID綁定和監聽JTAG端口的方法，防止非授權用戶對FPGA的反向工程、克隆等。此外，在空間占用率和功耗上也有顯著的改善。目前，該設計方案已利用在某二次雷達設備中，功能穩定可靠。
【技術實現步驟摘要】
本專利技術涉及FPGA的安全性設計范疇，尤其是一種增強二次雷達FPGA安全性的方法。
技術介紹
二次雷達是我公司為某些國家設計制造的帶有西方體制敵我識別功能的二次雷達。二次雷達數量一般較少，外場維護時須根據實際情況和外方的要求進行升級或改進，所以其對設計成本和硬件的靈活性要求較高。此外，為了保護企業自身甚至國家的利益，須防止非授權方對關鍵技術(模塊)的反向工程、過度構建和克隆等。針對二次雷達的特點，我們選擇XC3S700AN進行FPGA (編碼模塊)的設計。XC3S700AN是Xilinx公司Spartan3AN系列的一種，是全球第一款可進行多重配置的非易失性FPGA (編碼模塊)，基于其獨一無二的 ID等資源可實現低成本的安全性設計。一直以來我們都依靠某些具有加密功能的器件來實現FPGA的安全性設計。比如采用具有加鎖功能的單片機來輔助FPGA完成硬件程序的加密，雖然該方案可以實現程序的防拷貝，但是單片機與FPGA之間通訊的信號是裸露在外面的，輕易地就會被其他人監聽，然后通過邏輯推導，分析出單片機內部的時序關系，最后通過邏輯模擬即攻破了 FPGA與單片機筑起的安全壁壘。再比如被廣泛采用的具有加密功能的存儲芯片，以前的出口型產品中也有采用加密存儲芯片來防止FPGA程序被他人非法拷貝的，與采用單片機加密的方案一樣，存儲器與FPGA通信的端口信號也是裸露在外的。基于XC3S700AN的FPGA設計方案則在具有防拷貝功能的同時，克服了以前FPGA程序加密方案信號裸露在外的弊端。本方案加密的一個關鍵點在于XC3S700AN每個FPGA具有唯一的一個ID，但是如果通過非法途徑克隆出具有相同ID的FPGA來，該方案的安全性就會受到挑戰。二次雷達FPGA的安全性需求主要包括防止原始密鑰的泄漏、防止反向工程和防止模塊的過度構建。原始密鑰是加解密技術的關鍵，一旦泄露會造成極其嚴重的危害，所以在存儲原始密鑰時，須保證原始密鑰在任何情況下的安全性，即使被敵方竊取也無法提取其中的有效信息。原始密鑰的存儲是功能的一部分，采取的存儲方法與存儲ID的方法類似。JTAG(—種國際標準測試協議)在方便工程設計人員的同時，也為非授權的用戶通過反向工程竊取內部配置程序提供了便利。通過反向工程，非授權者不需要投入大量的研發資金就可以完成產品的開發。防止方向工程，保護設計方的合法權益不受侵害是設計人員應該重點考慮的問題。非授權者通過對關鍵性模塊進行克隆，其無需花費任何的研發費用就可以生產出同樣的模塊。從長遠來看，其獲得的利益顯而易見，但對于設計方卻是維護費用、后期備件等經濟利益的損失。為了維護設計方的合法權益和經濟利益不受到侵害，針對上述存在的威脅，FPGA采用了開機ID校驗和實時JTAG監聽的安全機制。
技術實現思路
本專利技術的目的是提供一種增強二次雷達FPGA安全性的方法，通過將程序設計與FPGA的ID進行綁定來提高FPGA設計的安全性。為達到上述目的，采用的技術方案為，FPGA加載完配置文件后，首先讀取硬件的ID,其次讀取存儲器中的校驗碼，最后校驗碼經解密處理后與ID進行比較，若一致則執行正常的功能，否則啟動重新配置命令；FPGA重新配置后，首先將讀取的ID加密后存儲在ISF上，刪除重配置時使用的配置文件；FPGA接收密鑰，采用中斷處理的方法，當接收到有效的密鑰信息后，首先將密鑰信息存儲在ISF中，然后重新讀取，并回傳校驗。·優選步驟在ID校驗通過后，對JTAG端口進行監聽，一旦監聽到安全威脅，FPGA啟動保護策略。優選步驟所述的保護策略具體為擦除程序存儲器中的配置文件，并啟動重新配置命令，刷新FPGA的工作狀態。優選步驟ID校驗涉及兩個進程，Pl進程讀取ISF的校驗碼，并解密；P2進程將解密后的ID與Pl進程讀取的ID相比較。綜上所述，由于采用了上述技術方案，本專利技術的有益效果是雖然FPGA的ID對每個人都是可見的，但是針對ID進行的加密算法，只有設計者自己知道，就像銀行的ATM卡，卡號是公開的，但是密碼只有自己知道。本設計方案中FPGA在執行完ID的加密算法之后，配置程序中的加密算法部分被徹底刪除，防止了加密算法的泄露。綜合利用XC3S700AN的內部資源，基于其全球唯一的ID，采用多重配置和JTAG端口監聽技術，實現低成本的FPGA安全性設計，降低乃至杜絕非授權者對西方體制FPGA的拷貝，保護工廠的經濟利益。本設計方案可應用于基于FPGA的設計領域，對個人或單位的知識產權起到積極的保護作用。附圖說明本專利技術將通過例子并參照附圖的方式說明，其中 圖1是ICAP接口示意 圖2是ICAP時序 圖3是重置命令設計流程； 圖4是DNA_P0RT模塊接口 ； 圖5是讀取ID示意 圖6是SPI —ACCESS模塊接口 ； 圖7是編碼模塊工作原理框 圖8是開機ID校驗設計流程 圖9是擦除配置文件的設計流程 圖10是JTAG監聽設計流程見圖。具體實施方式本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。本說明書(包括任何附加權利要求、摘要和附圖)中公開的任一特征，除非特別敘述，均可被其他等效或具有類似目的的替代特征加以替換。即，除非特別敘述，每個特征只是一系列等效或類似特征中的一個例子而已。I多重配置技術 多重配置技術是在配置存儲芯片存儲兩個或多個配置文件，由FPGA自己選擇觸發進行重新配置的技術。重配置的地址和模式可以在ISE中設置，也可以在重配置命令中設置。當接收到重配置控制命令后，FPGA通過ICAP、JTAG等接口發送重配置命令，完成對FPGA的重配置。XC3S700AN有ICAP和JTAG兩種接口，在FPGA的設計中使用了 ICAP接口發送重配置命令。ICAP模塊實現了架構和FPGA配置控制器之間的接口，常用于配置完成后實現Spartan-3A/3AN/3A DSP平臺中的重配置功能，其接口如圖1所示，其中I [7:0]是8比特輸入；0[7:0]是8比特輸出，WRITE是寫控制信號，低有效；CE是時鐘使能信號，低有效； BUSY是ICAP模塊狀態輸出接口，高表示繁忙；CLK是時鐘輸入接口。在FPGA的設計中通過ISE設置重配置的地址和模式，所以在重配置命令中未涉及。進入ISE后，點擊右鍵進入Generate Programming File —> Process Properties***—> Configuration Options —> next—config—addr完成設置，XC3S700AN的重配置地址是一個固定值0x0C0000。兩個配置文件都存放在ISF中，所以模式不需要修改。ICAP模塊1[7:0]低位在前高位在后，與習慣用法不用，使用時須注意。ICAP的時序如圖2所示。根據ICAP的時序要求，重配置命令的設計流程如圖3所示 VHDL實現 配置寄存器初始化進程 process (reset, ICAP_clk) variable time_delay:1nteger range 0 to 10000; beginif reset=’ 0’ thencounter<=l;time_delay:本文檔來自技高網...
【技術保護點】
一種增強二次雷達FPGA安全性的方法，其特征在于：FPGA加載完配置文件后，首先讀取硬件的ID，其次讀取存儲器中的校驗碼，最后校驗碼經解密處理后與ID進行比較，若一致則執行正常的功能，否則啟動重新配置命令；FPGA重新配置后，首先將讀取的ID加密后存儲在ISF上，刪除重配置時使用的配置文件；FPGA接收密鑰，采用中斷處理的方法，當接收到有效的密鑰信息后，首先將密鑰信息存儲在ISF中，然后重新讀取，并回傳校驗。
【技術特征摘要】
1.一種增強二次雷達FPGA安全性的方法，其特征在于FPGA加載完配置文件后，首先讀取硬件的ID，其次讀取存儲器中的校驗碼，最后校驗碼經解密處理后與ID進行比較，若一致則執行正常的功能，否則啟動重新配置命令；FPGA重新配置后，首先將讀取的ID加密后存儲在ISF上，刪除重配置時使用的配置文件；FPGA接收密鑰，采用中斷處理的方法，當接收到有效的密鑰信息后，首先將密鑰信息存儲在ISF中,然后重新讀取,并回傳校驗。2.根據權利要求1所述的一種增強二次雷達FPGA安全性...
【專利技術屬性】
技術研發人員：劉偉偉，
申請(專利權)人：四川九洲空管科技有限責任公司，
類型：發明
國別省市：
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