本發明專利技術提出的一種新型高速數傳接收機，旨在提供一種功能強大、通用性強，按模塊化設計的數傳接收機。本發明專利技術提供下述技術方案予以實現：在模擬部分，DDS產生可變時鐘給ADC采樣,ADC采樣后的高速數據流送入數字部分中的數據分配器DMUX降速，把并行ADC數據流送入解調FPGA1進行解調，解調后的數據通過譯碼FPGA2實時譯碼，輸出到FPGA3協議處理打包，FPGA3通過光電轉換模塊送入數據記錄設備存儲，將打包數據輸出到遠控中心，DSP接收主機監控程序下發的各種控制命令，在線對解調FPGA1和譯碼FPGA2的程序動態加載，將頻率控制字寫入FPGA3對應的DDS頻率控制字寄存器中，FPGA3將DSP發出的更新命令轉換成DDS對應的控制時序，產生相應的采樣時鐘通過濾波器送入ADC進行采樣。
【技術實現步驟摘要】
本專利技術涉及一種為各類星載、機載有效載荷所產生的數據提供傳輸通路，完成高速數據的解調和譯碼、實現高速信息獲取的地面接收設備。
技術介紹
早在20世紀80年代，一些國家就開展了各種偵察衛星、軍事衛星、資源探測衛星、高分辨率對地觀測衛星，IOOMbps的高速數傳系統研制，到目前為止，美國NASA已有包括6顆在軌衛星和由第一代與第二代白沙地面站組成的白沙綜合站，并已提出了在21世紀初投入使用的第二代跟蹤與數據中繼衛星系統(TDRSH，I，J)的計劃。近年來隨著高速數傳技術應用領域的擴展，大氣內的飛行器也加入了資料精確獲取的任務。我國有效載荷技術正處于大發展時期，有效載荷應用日益廣泛和深入，與之相對應，各類有效載荷對數據傳輸速率及傳輸質量的要求也越來越高，衛星應用的重要分支——通信廣播衛星、移動通信衛星、數字音頻廣播衛星和遙感衛星等在我國近年來發展速度極快，市場需求也在不斷地提高；超光譜圖像、SAR圖像、多儀器平臺數據，是未來需要高速傳輸鏈路的主要對象。地面接收設備是衛星高速數傳系統的重要組成部分，是完成高速數據傳輸的必需環節。目前，數字接收機已經從對基帶信號進行A/D轉換發展到了對中頻IF信號甚至射頻RF信號進行A/D轉換。后續的信號解調也更加傾向于在可編程控制的通用硬件平臺上，采用數字信號處理技術，通過軟件加以實現。目前，國內主流地面解調設備處理的數據率都在300Mb/s以下，已不能滿足日益增長的數據傳輸速率的要求，迫切需要一種高速通用地面解調設備，滿足各種不同的應用需求。現在國內市場上可購買的高速數傳接收設備大多都是單一接口，要么是I/Q兩路模擬正交輸入接口，要么是一路中頻信號輸入接口。另外，設備不支持采樣率的在線更新和程序動態加載技術，通用性不強。
技術實現思路
本專利技術目的是針對上述現有技術的不足之處和市場需求，提供一種功能強大、通用性強，硬件和軟件按照功能化模塊化設計的全新通用高速數傳接收機。為達到上述目的，本專利技術提出的一種高速數傳接收機，包括模擬部分和數字部分，其特征在于:在模擬部分，由直接數字式頻率合成器DDS產生可變的采樣時鐘供給高速模數轉換器ADC采樣，采樣后的高速數據流送入數字部分中的數據分配器DMUX降速，把并行ADC數據流送入可編程門陣列解調FPGAl進行解調，解調后的數據通過譯碼FPGA2對不同的編碼數據源進行實時譯碼，輸出譯碼數據到FPGA3協議處理打包，FPGA3通過光電轉換模塊將打包數據經過光纖送入數據記錄設備進行存儲或DSP集成的千兆以太網將打包數據輸出到遠控中心，DSP通過集成的PCI總線接收主機監控程序下發的各種控制命令，在線對解調FPGAl和譯碼FPGA2的程序進行動態加載，將不同采樣參數對應的頻率控制字寫入FPGA3對應的DDS頻率控制字寄存器中，DSP發出頻率更新命令，FPGA3將更新命令轉換成DDS對應的控制時序，產生相應的采樣時鐘通過濾波器送入ADC進行采樣。本專利技術相比于現有技術具有如下有益效果: 本專利技術提出了一種DSP實現CPCI總線的高速數傳通用接收機實現方案。該設計兼容I/Q基帶和中頻信號輸入接口，利用ADC采樣率在線設置和程序動態加載技術，可實時完成對不同碼速率和不同調制編碼方式數據源的解調譯碼。本專利技術在模擬處理部分提供兩種高速ADC的采樣接口，一種是單通道的中頻信號輸入接口，可以用在FPGA實現數字下變頻的全數字接收機中。另外一種是具有I/Q兩路接口，可以應用在具有模擬正交下變頻器的信道條件下。為了滿足不同數據速率的解調，能提供相應的ADC采樣時鐘，ADC的采樣時鐘可以通過在線設置，最大提供1.6GHz正弦采樣時鐘。在數字處理部分中，為滿足通用性設計要求，解調和譯碼提供獨自專用的超大規模可編程門陣列(FPGA)，解調用的FPGA和譯碼用的FPGA采用動態加載技術可以在線實現需要的功能。利用DSP集成的外圍部件互連PCI總線取代常用的PCI橋片(PLX9054或PLX9656)實現與主機的PCI通信，簡化了設計，降低了功耗，同時DSP采用C語言模塊化編程，增加了靈活性和通用性。本專利技術利用DSP的1000M以太網接口，可以方便將譯碼后的數據通過網絡進行遠距離傳輸，傳輸協議(TCPIP/UDP等)可以通過主機監控程序在線設置。利用FPGA3的高速GTP (G比特收發端口)模塊，可以將譯碼的數據通過光纖進行傳輸，代替傳統的差分數據傳數，傳輸距離遠，抗干擾性強，最大傳輸速率達3.125Gbps。模擬輸入接口靈活。本專利技術在模擬電路采用超高速ADC，利用器件自身具有兩個采集通道，單通道最大工作在1GHz，雙通道最大工作在2GHz，在設計中利用這兩個通道，可以方便和單通道的中頻信號接口，也可以和常用的模擬正交下變頻器連接，通用性強，靈活性好。ADC采樣率靈活。本專利技術通過DSP接收主機監控程序下發的采樣參數，將采樣參數對應的頻率控制字寫入FPGA3中對應的DDS頻率控制字寄存器中，DSP發出頻率更新命令，FPGA3將更新命令轉換成DDS對應的控制時序，即可在線實現ADC采樣所需頻率的正弦波，DDS產生的正弦波信號通過濾波器后送給ADC進行采樣。輸出接口靈活。本專利技術的輸出接口主要包括光纖和網絡接口，光纖可以進行高速率的數據傳輸，最大傳輸速率為2.5Gbps，具有傳輸距離遠，抗干擾強等特點。另外還可以通過DSP集成的千兆網口將數據轉發送到遠控中心。采用動態加載技術。硬件按照功能模塊化設計，解調和譯碼專門使用獨立的FPGA實現。為了實現通用化的設計，滿足不同的應用需求，采樣動態加載技術在線更新解調使用的解調FPGAl和譯碼使用的譯碼FPGA2的程序。DSP接收監控下發不同調制編碼參數，選擇對應的解調FPGA1、譯碼FPGA2程序進行加載。本專利技術通過使用動態加載技術，可以對不同的調制編碼數據源進行實時解調譯碼。譯碼后的數據通過光纖送入數據記錄設備或通過千兆以太網將譯碼后的數據輸出到遠控中心。通過動態加載技術解調FPGAl可以實時實現不同的調制數據解調(BPSK、QPSK, OQPSK, UQPSK等)，譯碼FPGA2可以實時實現不同的譯碼(維特比譯碼、巾貞同步、RS譯碼、Turbo譯碼、LDPC譯碼等)。功能強大。本專利技術的高速接收機設備功能強大，表現在以下幾個方面: I)模擬輸入接口靈活。本專利技術采用了超高速ADC和DDS構成模擬前端電路，利用ADC具有兩個采集通道，可以工作在單通道中頻接口或雙通道的模擬正交下變頻接口。DDS最大能產生1.6GHz的高速信號，經過濾波后送入ADC進行采樣，采樣率可以通過監控進行實時更新，產生相位連續的正弦采樣信號，通過優化的電路設計和高速仿真處理，ADC的采樣有效位數為7bit，達到此芯片的最佳性能。2)大規模的解調FPGAl實現解調功能。本專利技術采用硬件按功能模塊劃分，解調FPGAl主要實現解調功能。解調FPGAl接收DMUX送入的并行ADC數據流，在內部并行化處理，實現載波相位消旋，載波同步、位同步、鎖定指示和信道均衡等功能模塊。解調FPGAl對接收到的采樣數據進行解調信號處理，包括對殘留的多普勒頻率處理的并行消旋、并行載波恢復、鎖相環輔助捕獲和環路濾波器、位同步信息提取、匹配濾波和信道均衡及鎖定指示，可以完成BPSK、QPSK、本文檔來自技高網...
【技術保護點】
一種高速數傳接收機，包括模擬部分和數字部分，其特征在于：在模擬部分，直接數字頻率合成器DDS產生可變的采樣時鐘供給高速模數轉換器ADC采樣，采樣后的高速數據流送入數字部分中的數據分配器DMUX降速，把并行ADC數據流送入可編程門陣列解調FPGA1進行解調，解調后的數據通過譯碼FPGA2對不同的編碼數據源進行實時譯碼，輸出譯碼數據到FPGA3協議處理打包，FPGA3通過光電轉換模塊，將打包數據經過光纖送入數據記錄設備進行存儲或DSP集成的千兆以太網將打包數據輸出到遠控中心，DSP通過集成的PCI總線接收主機監控程序下發的各種控制命令，在線對解調FPGA1和譯碼FPGA2的程序進行動態加載，將不同采樣參數對應的頻率控制字，寫入FPGA3對應的DDS頻率控制字寄存器中，DSP發出頻率更新命令，FPGA3將更新命令轉換成DDS對應的控制時序，產生相應的采樣時鐘通過濾波器送入ADC進行采樣。
【技術特征摘要】
1.一種高速數傳接收機，包括模擬部分和數字部分，其特征在于:在模擬部分，直接數字頻率合成器DDS產生可變的采樣時鐘供給高速模數轉換器ADC采樣，采樣后的高速數據流送入數字部分中的數據分配器DMUX降速，把并行ADC數據流送入可編程門陣列解調FPGAl進行解調，解調后的數據通過譯碼FPGA2對不同的編碼數據源進行實時譯碼，輸出譯碼數據到FPGA3協議處理打包，FPGA3通過光電轉換模塊，將打包數據經過光纖送入數據記錄設備進行存儲或DSP集成的千兆以太網將打包數據輸出到遠控中心，DSP通過集成的PCI總線接收主機監控程序下發的各種控制命令，在線對解調FPGAl和譯碼FPGA2的程序進行動態加載，將不同采樣參數對應的頻率控制字，寫入FPGA3對應的DDS頻率控制字寄存器中，DSP發出頻率更新命令，FPGA3將更新命令轉換成DDS對應的控制時序，產生相應的采樣時鐘通過濾波器送入ADC進行采樣。2.如權利要求1所述的高速數傳接收機，其特征在于:在模擬處理部分，ADC采樣接口兼容IQ兩路輸入接口和中頻一路輸入接口。3.如權利要求1所述的高速數傳接收機，其特征在于:模擬部分的模擬處理電路主要由能實時設置ADC的采樣速率和采樣模式，兼容模數混合輸入和全數字輸入接口，最高能實現1.6GHz的超高采樣ADC、DDS和寬帶濾波器組成。4.如權利要求1所述的高速數傳接收機,其特征在于:DDS產生的正弦波采樣時鐘信號通過寬帶濾波器，濾除帶外雜散送給ADC進行采樣，ADC采樣的時鐘經過數據分配器DMUX降速后，ADC采集的并行ADC數據流送入可編程門陣列解調FPGAl進行高速并行解調。5.如權利要求1所述的高速數傳接收機，其特征在于:兩個DMUX根據ADC的采樣頻率，在線配置為1:2或1:4，若采樣率高，配置為1:4模式，若采樣率低，配置為1:2模式。6.如權利要...
【專利技術屬性】
技術研發人員：劉進軍，杜瑜，
申請(專利權)人：中國電子科技集團公司第十研究所，
類型：發明
國別省市：
還沒有人留言評論。發表了對其他瀏覽者有用的留言會獲得科技券。