基于FPGA的高性能組合RS處理器制造技術

本發明專利技術公開了一種基于FPGA的高速組合RS編譯碼器，主要解決現有技術的可移植性差、運算速度低及糾突發錯誤弱的問題。其包括發送端緩沖模塊、控制模塊、RS碼編碼模塊、交織模塊、接收端緩沖模塊、解交織模塊、RS碼譯碼模塊七個模塊，其中在發送端緩沖模塊加入了碼長控制信號，將信息組經RS編碼后進行交織并將其發送至信道；在接收端緩沖模塊分別加入了碼長控制信號和修正因子，將接收碼組送入解交織模塊進行解交織，在RS譯碼模塊采用單時鐘上升沿下降沿雙控制，并使錢搜索子模塊和法尼算法子模塊同時工作。本發明專利技術不僅提高了RS編譯碼器的可移植性和運算速度，而且有效的減少了硬件占用率，有極強的糾突發錯誤能力，可用于無線通信。

【技術實現步驟摘要】

【技術保護點】
一種基于FPGA的高性能組合RS處理器，包括：發送端緩沖模塊（1）、控制模塊（2）、RS碼編碼模塊（3）、接收端緩沖模塊（4）、RS碼譯碼模塊（5），發送端緩沖模塊（1）與RS碼編碼模塊（3）相連，其特征在于：RS碼編碼模塊（3）的輸出端連接有交織模塊（6），用于對編碼后碼組進行交織處理，并發送至信道；接收端緩沖模塊（4）與RS譯碼模塊（5）之間連接有解交織模塊（7），用于對經解交織器處理后的碼組進行解碼，從而恢復編碼信息再輸出給RS譯碼模塊（5）；發送端緩沖模塊（1），設有兩個接收信號端，分別用于接收數據總線的數據信息k和碼長控制信號ctrl；接收端緩沖模塊（4），設有兩個接收信號端，分別用于接收數據總線的數據信息{R'1,R'2,...,R'ctrl+16}和碼長控制信號ctrl?r，其中ctrl?r=ctrl+16；RS譯碼模塊（5），其包括：伴隨式計算子模塊（51），用于對接收碼組{R1,R2,...,Rctrl+16}進行迭代運算，并在時鐘clk的上升沿控制下，運算得到16個伴隨多項式系數{S1,S2,...,S16}，并將多項式系數{S1,S2,...,S16}送入到RiBM算法子模塊中；RiBM算法子模塊（52），根據RiBM算法對輸入的伴隨多項式系數{S1,S2,...,S16}進行迭代運算，并在時鐘clk的下降沿控制下，分別得到錯誤位置多項式{Λ0,Λ1,...,Λ8}和錯誤值多項式{Ω0,Ω1,...,Ω8}，并將錯誤位置多項式{Λ0,Λ1,...,Λ8}輸出到錢搜索算法子模塊和法尼算法子模塊，將錯誤值多項式{Ω0,Ω1,...,Ω8}輸出到法尼算法子模塊；錢搜索算法子模塊（53），用于對輸入的錯誤位置多項式{Λ0,Λ1,...,Λ8}進行迭代運算，并在時鐘clk的上升沿控制下求解錯誤位置法尼算法子模塊（54），用于對輸入的錯誤位置多項式{Λ0,Λ1,...,Λ8}和錯誤值多項式{Ω0,Ω1,...,Ω8}進行迭代運算，并在時鐘clk的上升沿控制下求解錯誤值FIFO子模塊（55），用于將輸入的碼組{R1,R2,...,Rctrl+16}按先后順序存儲到FPGA芯片的FIFO單元中，在獲得錯誤位置和錯誤值后，根據錯誤情況輸出碼組{R1,R2,...,Rctrl+16}到錯誤糾正電路中進行糾正；所述的伴隨式計算子模塊（51）、錢搜索算法子模塊（53）和法尼算法子模塊（54），其均設有修正因子{α0,αj,α2*j,...,α16*j}，用于根據接收數據總線對碼長的要求，自適應的修正這三個模塊在迭代過程中產生的誤差，以適應不同的碼長；所述的錢搜索算法子模塊（53）與法尼算法子模塊（54）同時工作，以降低硬件資源占用率并實現高速運行。...

【技術特征摘要】

【專利技術屬性】
技術研發人員：孫蓉，劉景偉，田宇，蔡鑫，白寶明，
申請(專利權)人：西安電子科技大學，
類型：發明
國別省市：陜西;61