一種CMOS 柵壓自舉開關電路制造技術

本發明專利技術提供了一種CMOS柵壓自舉開關電路，所述CMOS柵壓自舉開關電路包括：電荷泵(1)、與所述電荷泵(1)連接的自舉電路(2)、與所述自舉電路(2)連接的復位電路(3)；其中，所述電荷泵(1)用于補償所述自舉電路(2)的閾值電壓的變化，所述復位電路(3)用于對所述自舉電路(2)進行復位。本發明專利技術實施例的CMOS柵壓自舉開關電路，引入自舉補償電容，實現開關導通電阻體效應的一階補償，從而具有很高的線性度，提高了采樣開關電路的精度。

【技術實現步驟摘要】
一種CMOS柵壓自舉開關電路
本專利技術涉及集成電路
，特別涉及一種CMOS柵壓自舉開關電路。
技術介紹
隨著半導體技術的迅速發展，高度高精度模數轉換器已廣泛應用于在數據通信、軍事雷達等領域中。MOS開關廣泛應用在數字及模擬電路中，尤其在高速高精度模數轉換器中，由于MOS開關的導通非線性引起采樣信號失真，導致模數轉換器采樣精度下降，所以在高精度采樣應用中，需要采用自舉開關技術來實現高精度的采樣。如圖1所示，為傳統自舉開關的模型。CLKh與CLKs為兩相不交疊時鐘，當CLKh＝1，CLKs＝0時，自舉開關在保持模式，將C0兩端充電至VDD與GND，同時將開關M1柵端接地，關斷開關；當CLKh＝0，CLKs＝1時，自舉開關在采樣模式，將C0上端接入開關柵極，下端接入Vin，使得C0上端電壓變為(Vin+VDD)，即開關M1接入柵電壓(VDD+Vin)，在采樣階段，MOS采樣開關的導通電阻表達式為：其中，μ是電子或者空穴遷移率，Cox是柵氧化層電容，Vth是閾值電壓，W/L是MOS管寬長比。式(1)表明采樣階段開關導通電阻隨輸入信號Vin的變化而變化，通過自舉技術實現式中柵源電壓VGS隨輸入Vin變化的補償。傳統自舉開關優勢是結構簡單，改善了開關柵源電壓VGS變化引起的非線性失真，但是其忽視了由體效應引起Vth的變化帶來的線性失真。
技術實現思路
本專利技術的目的是提供一種高速、高線性的CMOS柵壓自舉開關電路，引入自舉補償電容，實現開關導通電阻體效應的一階補償，提高采樣開關電路的精度。為了達到上述目的，本專利技術提供了一種CMOS柵壓自舉開關電路，包括：電荷泵1、與所述電荷泵1連接的自舉電路2、與所述自舉電路2連接的復位電路3；其中，所述電荷泵用于補償所述自舉電路的閾值電壓的變化，所述復位電路用于對所述自舉電路進行復位。其中，所述電荷泵1包括：第一電容C0、第二電容C1、第三電容C3、第四NMOS晶體管M4、第五NMOS晶體管M5、第六NMOS晶體管M6，及由第十一NMOS晶體管M11、第十二PMOS晶體管M12組成的傳輸門；第十一NMOS晶體管M11、第十二PMOS晶體管M12的源極和漏極相互連接，且第十一NMOS晶體管M11和第十二PMOS晶體管M12的源極接輸入電壓Vin-，第十一NMOS晶體管M11的柵極接時鐘信號CLKH，第十二PMOS晶體管M12的柵極接時鐘信號CLKH-，所述CLKH-信號為CLKH信號的反相信號；所述第四NMOS晶體管M4的柵極接所述時鐘信號CLKH，源極接地，漏極接所述電容C1的第一端；所述第五NMOS晶體管M5的柵極和漏極接電源電壓AVDD，源極接所述電容C2的第一端，其中所述電容C2的第二端接所述時鐘信號CLKH；所述第六NMOS晶體管M6的柵極接所述電容C2的第一端，漏極接所述電源電壓AVDD，源極接電容C0的第一端、同時也接C1的第二端。其中，所述自舉電路2包括：第一NMOS晶體管M1、第三PMOS晶體管M3、第七NMOS晶體管M7、第八PMOS晶體管M8、第九NMOS晶體管M9、自舉開關M10及第十三NMOS晶體管M13；所述自舉開關M10的源極接輸入電壓Vin+，漏極接輸出電壓Vout，柵極與所述第七NMOS晶體管M7的柵極連接；所述第一NMOS晶體管M1的柵極與自舉開關M10的柵極相連，所述第一NMOS晶體管M1的漏極與自舉開關M10的源極相連；所述第三PMOS晶體管M3的襯底與漏極相連，源極接第六NMOS晶體管M6的源極，漏極接自舉開關M10的柵極，柵極分別接第八PMOS晶體管M8和第九NMOS晶體管M9的漏極；所述第八PMOS晶體管M8和第九NMOS晶體管M9的柵極接時鐘信號CLKS，所述第八PMOS晶體管M8的源極接所述電源電壓AVDD，所述第九NMOS晶體管M9的源極接所述第七NMOS晶體管M7的源極；所述第七NMOS晶體管M7的柵極、源極對應接所述第一NMOS晶體管(M1)的柵極、源極，漏極接第三PMOS晶體管M3的柵極；第十三NMOS晶體管M13的漏極連電容C0的第二端，柵極接自舉開關M10的柵極，源極接第一NMOS晶體管M1的源極。其中，所述復位電路3包括：第二NMOS晶體管M2、第十四NMOS晶體管M14；所述第二NMOS晶體管M2的柵極接所述電源電壓AVDD，漏極接自舉開關M10的柵極，源極接所述第十四NMOS晶體管M14的漏極，其中所述第十四NMOS晶體管M14的柵極接第三PMOS晶體管M3的柵極，源極接地。其中，第一NMOS晶體管M1、第二NMOS晶體管M2、第三PMOS晶體管M3、第四NMOS晶體管M4、第五NMOS晶體管M5、第六NMOS晶體管M6、第七NMOS晶體管M7、第八PMOS晶體管M8、第九NMOS晶體管M9、自舉開關M10、第十一NMOS晶體管M11、第十二PMOS晶體管M12、第十三NMOS晶體管M13、第十四NMOS晶體管M14的襯底均接地。本專利技術的上述技術方案的有益效果如下：上述方案中，CMOS柵壓自舉開關電路由電荷泵、自舉電路、復位電路組成；所述電荷泵用于補償所述自舉電路的閾值電壓的變化，所述復位電路用于對所述自舉電路進行復位，實現開關導通電阻體效應的一階補償，從而提高線性度，且提高采樣開關電路的精度。附圖說明圖1表示現有柵壓自舉開關電路模型圖；圖2表示本專利技術實施例CMOS柵壓自舉開關電路圖；圖3表示本專利技術實施例CMOS柵壓自舉開關輸入時域波形圖；圖4表示本專利技術實施例CMOS柵壓自舉開關輸出頻譜分析圖。附圖標記說明：1-電荷泵；2-自舉電路；3-復位電路。具體實施方式為使本專利技術要解決的技術問題、技術方案和優點更加清楚，下面將結合附圖及具體實施例進行詳細描述。本專利技術針對自舉開關電路中線性失真的問題，提供了一種CMOS柵壓自舉開關電路。如圖2所示，本專利技術實施例提供了一種CMOS柵壓自舉開關電路，包括：電荷泵1、與所述電荷泵1連接的自舉電路2、與所述自舉電路2連接的復位電路3；其中，本實施例中，所述電荷泵用于補償所述自舉電路的閾值電壓的變化，所述復位電路用于對所述自舉電路進行復位。具體地，所述電荷泵1包括：第一電容C0、第二電容C1、第三電容C3、第四NMOS晶體管M4、第五NMOS晶體管M5、第六NMOS晶體管M6，及由第十一NMOS晶體管M11、第十二PMOS晶體管M12組成的傳輸門；所述自舉電路2包括：第一NMOS晶體管M1、第三PMOS晶體管M3、第七NMOS晶體管M7、第八PMOS晶體管M8、第九NMOS晶體管M9、自舉開關M10及第十三NMOS晶體管M13；所述復位電路3包括：第二NMOS晶體管M2、第十四NMOS晶體管M14；進一步地，自舉開關M10，其耦聯在輸入節點Vin+和輸出節點Vout之間，柵極接于VB節點；第一NMOS晶體管M1，其柵極和漏極分別對應與自舉開關M10柵極和源極相連。第二NMOS晶體管M2，其柵極接于電源電壓AVDD，漏極接于VB節點。第三PMOS晶體管M3，其襯底與漏極相連，源極連接節點K，漏極連接節點VB，柵極與第八PMOS晶體管M8、第九NMOS晶體管M9的漏極相連。第四NMOS晶體管M4，其柵極與時鐘控制信號CLKh相連，源極接地，漏極接到電容C1的下極板。第五NMOS本文檔來自技高網...

【技術保護點】
一種CMOS柵壓自舉開關電路，其特征在于，包括：電荷泵(1)、與所述電荷泵(1)連接的自舉電路(2)、與所述自舉電路(2)連接的復位電路(3)；其中，所述電荷泵(1)用于補償所述自舉電路(2)的閾值電壓的變化，所述復位電路(3)用于對所述自舉電路(2)進行復位。

【技術特征摘要】
1.一種CMOS柵壓自舉開關電路，其特征在于，包括：電荷泵(1)、與所述電荷泵(1)連接的自舉電路(2)、與所述自舉電路(2)連接的復位電路(3)；其中，所述電荷泵(1)用于補償所述自舉電路(2)的閾值電壓的變化，所述復位電路(3)用于對所述自舉電路(2)進行復位；所述電荷泵(1)包括：第一電容(C0)、第二電容(C1)、第三電容(C2)、第四NMOS晶體管(M4)、第五NMOS晶體管(M5)、第六NMOS晶體管(M6)，及由第十一NMOS晶體管(M11)、第十二PMOS晶體管(M12)組成的傳輸門；其中，第十一NMOS晶體管(M11)、第十二PMOS晶體管(M12)的源極和漏極相互連接，且第十一NMOS晶體管(M11)和第十二PMOS晶體管(M12)的源極接輸入電壓Vin-，第十一NMOS晶體管(M11)的柵極接時鐘信號CLKH，第十二PMOS晶體管(M12)的柵極接時鐘信號CLKH-，所述CLKH-信號為CLKH信號的反相信號；所述第四NMOS晶體管(M4)的柵極接所述時鐘信號CLKH，源極接地，漏極接所述電容C1的第一端；所述第五NMOS晶體管(M5)的柵極和漏極接電源電壓AVDD，源極接所述電容C2的第一端，其中所述電容C2的第二端接所述時鐘信號CLKH；所述第六NMOS晶體管(M6)的柵極接所述電容C2的第一端，漏極接所述電源電壓AVDD，源極接電容C0的第一端、同時也接C1的第二端；所述自舉電路(2)包括：第一NMOS晶體管(M1)、第三PMOS晶體管(M3)、第七NMOS晶體管(M7)、第八PMOS晶體管(M8)、第九NMOS晶體管(M9)、自舉開關(M10)及第十三NMOS晶體管(M13)；其中，所述自舉開關(M10)的源極接輸入電壓Vin+，漏極接輸出電壓Vout，柵極與所述第七NMOS晶體管(M7)的柵極連接；所述第一NMOS晶體管(M1)的柵極與自舉開關(M10...

【專利技術屬性】
技術研發人員：莊吉，朱樟明，劉敏杰，董嗣萬，楊銀堂，
申請(專利權)人：西安電子科技大學，
類型：發明
國別省市：陜西;61