公開了用于疊層集成電路的雙面互連CMOS。疊層集成電路(IC)可以將第二層晶片聯結到雙面的第一層晶片的方式來制造。該雙面的第一層晶片包括該晶片正面和反面上的后端制程(BEOL)層。第一層晶片內的延伸觸點連接正面和反面BEOL層。延伸觸點延伸穿過第一層晶片的結。第二層晶片通過該延伸觸點耦合到第一層晶片的正面。附加觸點將第一層晶片內的器件耦合到正面BEOL層。在疊層IC中使用雙面晶片時，可降低該疊層IC的高度。疊層IC可包括功能等同的各晶片或功能不同的各晶片。
【技術實現步驟摘要】
【專利說明】用于疊層集成電路的雙面互連CMOS本申請是申請日為2011年4月6日、申請號為201180018782.6 (國際申請號PCT/US2011/031386)、專利技術名稱為“用于疊層集成電路的雙面互連CMOS”的中國專利申請的分案申請。
本公開一般涉及集成電路。尤其地，本公開涉及封裝集成電路。
技術介紹
疊層IC通過垂直堆疊管芯增強了器件功能性并減小了所占據的面積。在疊層IC中，第二管芯堆疊在第一管芯上，這允許構造擴展到三維(3D)。疊層IC允許具有更多數量組件的產品適應小的尺寸規格(form factor)。半導體管芯的組件密度是管芯中組件數目除以管芯面積。例如，在管芯上堆疊相同管芯使得同樣面積中的組件數目近似增加一倍以使組件密度增加一倍。在將第二管芯堆疊在第一管芯上時，這兩個管芯共享相同封裝并通過該封裝向外部器件通信。可使用若干方法來堆疊管芯，包括堆疊封裝(PoP)工藝以及穿硅堆疊(TSS)工藝。但是，在一些應用中，疊層IC的高度是受約束的。例如，超薄蜂窩電話可能不支持具有多個管芯的疊層1C。因此，需要降低疊層IC的厚度。
技術實現思路
根據本公開的一個方面，疊層集成電路包括第一層晶片。該疊層集成電路還包括延伸穿過該第一層晶片中的結以用于提供通過該第一層晶片的電連接性的第一延伸觸點。該疊層集成電路還包括附連到該第一層晶片的第二層晶片。該第二層晶片包括電耦合到該第一延伸觸點的電組件。根據本公開的另一方面，制造疊層集成電路的方法包括打薄第一層晶片以暴露延伸穿過該第一層晶片的結的延伸觸點。該延伸觸點耦合到正面后端制程層。該方法還包括在打薄該第一層晶片后在該第一層晶片上沉積電介質。該方法還包括在該電介質上沉積反面后端制程層，該反面后端制程層耦合到該延伸觸點。該方法還包括在沉積該后端制程層后將第二層晶片聯結到該第一層晶片，以使得該第二層晶片上的電路通過該延伸觸點耦合到該正面后端制程層。根據本公開的另一方面，制造疊層集成電路的方法包括打薄第一層晶片以暴露延伸穿過該第一層晶片的源區和漏區中的至少一個的延伸觸點的步驟。該延伸觸點耦合到正面后端制程層。該方法還包括在打薄該第一層晶片后在該第一層晶片上沉積電介質的步驟。該方法還包括在該電介質上沉積反面后端制程層的步驟，該反面后端制程層耦合到該延伸觸點。該方法還包括在沉積該后端制程層后將第二層晶片聯結到該第一層晶片，以使得該第二層晶片上的電路通過該延伸觸點耦合到該正面后端制程層的步驟。根據本公開的另一方面，疊層集成電路包括在正面具有第一后端制程層并在反面具有第二后端制程層的第一層晶片。該疊層集成電路還包括用于通過所述第一層晶片的結將所述第一后端制程層耦合到所述第二后端制程層的裝置。該疊層集成電路進一步包括在所述第一層晶片的所述反面上耦合到所述第二后端制程層的第一接觸焊盤。該疊層集成電路還包括在正面具有第三后端制程層的第二層晶片。該疊層集成電路進一步包括在該第二層晶片的正面上、耦合到該第三后端制程層并耦合該第一接觸焊盤的第二接觸焊盤。該耦合裝置將將該第三后端制程層耦合到該第一后端制程層。前述內容已較寬泛地勾勒出本公開的特征和技術優勢以力圖使下面的詳細描述可以被更好地理解。其他特征和優點將在此后描述，它們構成了本公開的權利要求的主題。本領域的技術人員應該領會，所公開的構思和具體實施例可容易地被用作改動或設計用于實施與本公開相同的目的的其他結構的基礎。本領域的技術人員還應認識到，這樣的等效構造并不脫離所附權利要求中所闡述的本公開的技術。被認為是本公開的特性的新穎特征在其組織和操作方法兩方面連同進一步的目的和優點在結合附圖來考慮以下描述時將被更好地理解。然而要清楚理解的是，提供每一幅附圖均僅用于圖解和描述目的，且無意作為對本公開的限定的定義。【附圖說明】為了更全面地理解本公開，現在結合附圖參閱以下描述。圖1是圖解傳統半導體管芯的截面圖。圖2是圖解根據一個實施例用于制造雙面互連集成電路的示例性過程的流程圖。圖3A-G是圖解根據一個實施例的用于制造雙面互連集成電路的示例性過程的截面圖。圖4是示出其中可有利地采用一實施例的示例性無線通信系統的框圖。圖5是圖解根據一個實施例的用于半導體組件的電路、布局以及邏輯設計的設計工作站的框圖。【具體實施方式】可用雙面互連集成電路來實現降低疊層集成電路(IC)的高度。根據一個實施例，常規觸點和延伸觸點的組合是蝕刻在集成電路中的。常規觸點允許耦合到集成電路的正面，而延伸觸點允許耦合到集成電路的正面和反面。雙面集成電路允許構造超薄疊層集成電路。此外，疊層IC中非常高密度的層對層連接也成為可能。圖1是圖解傳統半導體管芯的截面圖。諸如硅的塊狀半導體層102包括源區104和漏區106。溝槽隔離區108將區域104、106與塊狀半導體層102中的其他區域隔離開。在區域104、106之間以及在塊狀半導體層102上形成柵結構112。電介質層110沉積在塊狀半導體層102和柵結構112上。觸點114、116穿過電介質層110分別延伸到區域104、106。觸點114、116還耦合到后端制程(BEOL)層120中的金屬層122。BEOL層120還可包括電介質層124。電介質層130沉積在BEOL層120上，并且封裝結構132 (諸如例如倒裝芯片凸塊)耦合到金屬層122。圖2是圖解根據一個實施例的用于制造雙面互連集成電路的示例性過程的流程圖。根據一個實施例用圖3A-G的截面圖圖解示例性過程200。該示例性過程200在框205處始于接納第一層晶片300。該第一層晶片300可以是已完成前端制程(FEOL)處理的。示例性過程200繼續至框210，在此將第一層晶片300的正面安裝到載體晶片340。圖3A是圖解根據一個實施例的安裝到載體晶片340的第一層晶片的截面圖。該第一層晶片300包括具有源區304和漏區306的塊狀半導體層302。溝槽隔離區308將區域304、306與塊狀半導體層302中的其他區域隔離開。在區域304、306之間和塊狀半導體層302上形成柵結構312。電介質層310沉積在塊狀半導體層302和柵結構312上。一延伸觸點314和一觸點316穿過電介質層310分別延伸到區域304、306以形成結。根據一個實施例，觸點314、316是鎢插塞。觸點314、316還耦合到BEOL層320中的金屬層322。在一些實施例中，延伸觸點314是在形成區域304、306和柵結構312之后形成的。根據一個實施例，延伸觸點314延伸穿過區域304、306中的至少一個。雖然圖3A中未示出，但是結可以在二極管中。此外，可在延伸觸點314與區域304、306之間給出阻擋層(未示出)。阻擋層降低延伸觸點314與區域304、306之間的金屬污染。BEOL層320還可包括電介質層326。電介質層330沉積在BEOL層320上，并且封裝結構332 (諸如例如倒裝芯片凸塊)耦合到金屬層322。將載體晶片340安裝到第一層晶片300。載體晶片340在之后當前第1頁1 2 3 本文檔來自技高網...
【技術保護點】
一種集成電路，包括：第一層；延伸穿過所述第一層中的結的第一延伸觸點，所述第一延伸觸點被配置成提供通過所述第一層的電連接性，其中所述結包括所述第一層的源區和漏區中的至少一個；以及所述第一層的第一面上的第一后端制程層，所述第一后端制程層包括通過通孔耦合到觸點層的導電層，所述觸點層耦合至所述第一延伸觸點。
【技術特征摘要】
...
【專利技術屬性】
技術研發人員：A·錢德雷薩卡蘭，B·亨德森，
申請(專利權)人：高通股份有限公司，
類型：發明
國別省市：美國;US
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