延遲電路、振蕩電路及半導(dǎo)體裝置制造方法及圖紙

提供功耗低且輸出晶體管使用NMOS晶體管的電壓調(diào)節(jié)器。延遲電路在由耗盡型NMOS晶體管和在其柵極及背柵極與源極之間設(shè)置的電阻構(gòu)成的恒流電路與電容之間，具備柵極和背柵極與接地端子連接的耗盡型NMOS晶體管而構(gòu)成。

【技術(shù)實(shí)現(xiàn)步驟摘要】
【國外來華專利技術(shù)】
本專利技術(shù)設(shè)及延遲電路、具備該延遲電路的振蕩電路及半導(dǎo)體裝置。
技術(shù)介紹
對現(xiàn)有的延遲電路進(jìn)行說明。圖4是示出現(xiàn)有的延遲電路的電路圖。 陽00引現(xiàn)有的延遲電路具備：反相器611、617、618 ;NM0S晶體管612 ;PM0S晶體管615、 616 ;電容613 ;恒流電路614 ;輸入端子VIN;輸出端子VOUT;電源端子101 ;W及接地端子 100。 圖5是說明現(xiàn)有的延遲電路的動作的時間圖。 陽0化]在提升電源端子101的電源電壓V孤之后，輸入端子VIN的電壓為低電平（Lo)時， 節(jié)點(diǎn)631的電壓成為高電平（Hi曲）而NMOS晶體管612導(dǎo)通、PMOS晶體管616截止。因 NMOS晶體管612導(dǎo)通而電容613放電，節(jié)點(diǎn)632成為低電平。此時，反相器617的反轉(zhuǎn)輸出 為高電平，因此節(jié)點(diǎn)633的電壓成為高電平。因而，PMOS晶體管615被截止，輸出端子VOUT 的電壓成為低電平。 若輸入端子VIN的電壓變?yōu)楦唠娖剑瑒t節(jié)點(diǎn)631的電壓成為低電平而NMOS晶體管 612截止、PMOS晶體管616導(dǎo)通。因NMOS晶體管612截止而電容613開始充電并且節(jié)點(diǎn) 632上升。而且，如果節(jié)點(diǎn)632的電壓超過反相器617的探測電壓VRl，節(jié)點(diǎn)633的電壓就 會成為低電平而PMOS晶體管615導(dǎo)通，輸出端子VOUT的電壓變?yōu)楦唠娖健＿\(yùn)樣，延遲自輸 入端子VIN的電壓從低電平變到高電平時起到節(jié)點(diǎn)632的電壓超過探測電壓VRl為止的時 間（Td),而輸出端子VOUT的電壓從低電平變?yōu)楦唠娖?例如，參照專利文獻(xiàn)1)。 現(xiàn)有技術(shù)文獻(xiàn) 專利文獻(xiàn) 專利文獻(xiàn)1 :日本特開2004 - 260730號公報(bào)。
技術(shù)實(shí)現(xiàn)思路
[000引專利技術(shù)要解決的課題 然而，現(xiàn)有的延遲電路存在的課題是節(jié)點(diǎn)632的電壓超過探測電壓VRl為止的時間 (Td)出現(xiàn)偏差，難W正確地設(shè)定自輸入端子VIN的電壓從低電平變到高電平到輸出端子 VOUT的電壓從低電平變到高電平為止的延遲時間。 本專利技術(shù)鑒于上述課題而成，提供能夠正確設(shè)定自輸入端子VIN的電壓變化到輸出 端子VOUT的電壓變化為止的延遲時間的延遲電路。 用于解決課題的方式 為了解決現(xiàn)有的課題，本專利技術(shù)的延遲電路及半導(dǎo)體裝置采用如下結(jié)構(gòu)。 延遲電路在由耗盡型NMOS晶體管和在其柵極及背柵極與源極之間設(shè)置的電阻構(gòu) 成的恒流電路與電容之間，具備柵極和背柵極與接地端子連接的耗盡型NMOS晶體管而構(gòu) 成。 專利技術(shù)的效果 本專利技術(shù)的延遲電路在恒流電路與電容之間具備柵極和背柵極與接地端子連接的耗盡 型NMOS晶體管，因此只用恒流電路的電阻和電容能夠正確地設(shè)定延遲時間。【附圖說明】 圖1是示出本實(shí)施方式的延遲電路的電路圖。 圖2是示出本實(shí)施方式的延遲電路的動作的時間圖。 圖3是示出利用本實(shí)施方式的延遲電路的半導(dǎo)體裝置的一個例子的電路圖。 圖4是示出現(xiàn)有的延遲電路的電路圖。 圖5是示出現(xiàn)有的延遲電路的動作的時間圖。 圖6是示出利用本實(shí)施方式的延遲電路的振蕩電路的一個例子的電路圖。 圖7是示出圖6的振蕩電路的動作的時間圖。【具體實(shí)施方式】 圖1是示出本實(shí)施方式的延遲電路的電路圖。 本實(shí)施方式的延遲電路由W下部分構(gòu)成：反相器111、119、120 ;NM0S晶體管112、 118、114、121 ;耗盡型NMOS晶體管113、116 ;電容117 ;電阻115 ;輸入端子VIN;輸出端子 VOUT;電源端子101 ;W及接地端子100。 接著，對本實(shí)施方式的延遲電路的連接進(jìn)行說明。 陽02引反相器111的輸入與輸入端子VIN連接，輸出經(jīng)由節(jié)點(diǎn)131與NMOS晶體管112的 柵極及NMOS晶體管121的柵極連接。NMOS晶體管112的漏極與節(jié)點(diǎn)132連接，源極與接 地端子100連接。NMOS晶體管121的漏極與節(jié)點(diǎn)133連接，源極與接地端子100連接。電 容117的一個端子與節(jié)點(diǎn)132連接，另一個端子與接地端子100連接。耗盡型NMOS晶體管 113的柵極及背柵極與接地端子100連接，漏極與NMOS晶體管114的源極及背柵極連接，源 極與節(jié)點(diǎn)132連接。NMOS晶體管118的柵極與輸出端子VOUT連接，漏極與節(jié)點(diǎn)132連接， 源極與接地端子100連接。NMOS晶體管114的柵極與反相器119的輸出連接，漏極與節(jié)點(diǎn) 133連接。電阻115連接在耗盡型NMOS晶體管116的源極與節(jié)點(diǎn)133之間。耗盡型NMOS 晶體管116的柵極及背柵極與節(jié)點(diǎn)133及反相器119的輸入連接，漏極與電源端子101連 接。反相器120的輸入與反相器119的輸出連接，輸出與輸出端子VOUT連接。 接著，對本實(shí)施方式的延遲電路的動作進(jìn)行說明。圖2是示出本實(shí)施方式的延遲 電路的動作的時間圖。 由耗盡型NMOS晶體管116和電阻115構(gòu)成恒流電路。在提升電源端子101的電 源電壓VDD后輸入端子VIN的電壓為低電平時，節(jié)點(diǎn)131的電壓成為高電平而NMOS晶體管 112導(dǎo)通，從而電容117放電，節(jié)點(diǎn)132成為低電平。NMOS晶體管121也導(dǎo)通并且節(jié)點(diǎn)133 成為低電平，反相器119接受節(jié)點(diǎn)133的電壓而輸出高電平并使NMOS晶體管114導(dǎo)通。反 相器120接受來自反相器119的信號而輸出低電平，從而輸出端子VOUT的電壓成為低電 平。 若輸入端子VIN的電壓變?yōu)楦唠娖剑瑒t節(jié)點(diǎn)131的電壓成為低電平而NMOS晶體管 112、121被截止。因NMOS晶體管112、121截止而電容117開始充電并且節(jié)點(diǎn)132及節(jié)點(diǎn) 133的電壓上升。若設(shè)耗盡型NMOS晶體管116的柵極源極間電壓為VGSl，則在節(jié)點(diǎn)132的 電壓上升并超過VGSl時耗盡型NMOS晶體管113截止且節(jié)點(diǎn)133的電壓成為高電平。反相 器119接受節(jié)點(diǎn)133的電壓而輸出低電平的信號，使NMOS晶體管114截止。反相器120接 受反相器119的信號而輸出高電平的信號，使輸出端子VOUT的電壓成為高電平。然后，使 NMOS晶體管118導(dǎo)通，使節(jié)點(diǎn)132的電壓成為低電平。運(yùn)樣，延遲自輸入端子VIN的電壓從 低電平變到高電平時起到超過耗盡型NMOS晶體管116的柵極源極間電壓為止的時間（Td), 而輸出端子VOUT的電壓從低電平變到高電平。 若設(shè)電阻115的電阻值為Rdly、電容117的電容值為Cdly,則對電容117進(jìn)行充 電的充電電流Ichg可表不為： 延遲時間Td可表示為： 由式1可表示為： 決定延遲時間Td的參數(shù)在式3中僅為電容117的電容值和電阻115的電阻值。因 此，延遲時間能夠通過調(diào)整電容117和電阻115來高精度地設(shè)定。 然后，當(dāng)輸入端子VIN的電壓變到低電平并解除了延遲電路的動作時，節(jié)點(diǎn)131的 電壓成為高電平并使NMOS晶體管112、121導(dǎo)通。而且，節(jié)點(diǎn)133的電壓成為低電平并且輸 出端子VOUT的電壓變到低電平。 如W上說明的那樣，本實(shí)施方式的延遲電路能夠使決定延遲時間的參數(shù)僅為電容 117和電阻115,因此通過僅調(diào)整電容117和電阻115,能夠得到高精度的延遲時當(dāng)前第1頁1 2 本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種延遲電路，其特征在于，具備：第一NMOS晶體管，其源極與接地端子連接，柵極被輸入輸入信號；電容，連接在所述第一NMOS晶體管的漏極與接地端子之間；恒流電路，將電流流動至所述電容；第一反相器，其輸入與所述恒流電路的輸出端子連接；第二反相器，其輸入與所述第一反相器的輸出端子連接；第一耗盡型NMOS晶體管，其柵極和背柵極與接地端子連接，源極與所述第一NMOS晶體管的漏極連接；第二NMOS晶體管，其源極與接地端子連接，漏極與所述恒流電路的輸出端子連接，柵極被輸入所述輸入信號；第三NMOS晶體管，其柵極與所述第一反相器的輸出端子連接，源極及背柵極與所述第一耗盡型NMOS晶體管的漏極連接，漏極與所述恒流電路的輸出端子連接；以及第四NMOS晶體管，其源極與接地端子連接，柵極與所述第二反相器的輸出端子連接，漏極與所述第一NMOS晶體管的漏極連接，所述恒流電路具備第二耗盡型NMOS晶體管和連接在所述第二耗盡型NMOS晶體管的柵極及背柵極與源極之間的電阻。

【技術(shù)特征摘要】
【國外來華專利技術(shù)】...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：二瓶洋太朗，橫山朋之，
申請(專利權(quán))人：精工電子有限公司，
類型：發(fā)明
國別省市：日本;JP