一種SRAM自跟蹤復制位線電路制造技術

本發明專利技術公開了一種SRAM自跟蹤復制位線電路，該電路能夠利用正在進行讀操作存儲單元附近的一列未工作在保持狀態的存儲單元作為復制位線對讀狀態進行跟蹤，從而可以精確的模擬SRAM讀操作時位線的放電過程，進而產生具有較小偏差的靈敏放大器使能信號，有效降低讀錯誤率，特別適用于有較大工藝波動的先進制造工藝和擁有較大規模SRAM存儲陣列的電路中。

【技術實現步驟摘要】

本專利技術涉及集成電路（1C)設計領域，尤其涉及一種SRAM自跟蹤復制位線電路。
技術介紹
隨著科技的發展，對高速低功耗集成電路的需求與日倶增。通過降低電源電壓被 普遍用于低功耗集成電路的設計。然而，工藝偏差隨著電源電壓的下降而惡化，這將使電路 性能顯著下降。同時集成電路制造工藝的提升使制造更小尺寸的器件成為可能，然而研究 表明在同一片芯片上晶體管閾值電壓的偏差與其最小尺寸成反比。在SRAM(靜態隨機存儲 器）設計中采用能夠減小靈敏放大器控制時序信號偏差的技術能夠減少位放電時間，提高 SRAM讀數據速度，降低動態功耗，同時也能降低讀失效率。因此在低電壓下降低SRAM中靈 敏放大器控制時序信號的工藝偏差具有很重要的意義。 為了在降低電源電壓節省功耗的前提下降低工藝偏差提高工藝容忍能力，現有技 術中主要包括以下幾種方案： 1)如圖1中所示的為傳統復制位線技術電路結構，由B.S.Amrutur和 M.A.Horowitz提出，現在廣泛的運用在SRAM設計中以替代原始的反相器鏈結構產生靈敏 放大器使能信號。傳統復制位線電路由冗余單元DC以及復制單元RC組成；其中DC和RC 的總數與存儲陣列中任意一列位線的單元數相同用來模擬位線電容；當傳統復制位線電壓 下降到一定值時，通過反轉反向器輸出靈敏放大器使能信號SAE，開啟靈敏放大器，實現對 靈敏放大器時序延時的控制。這種復制位線技術相比于原始反相器鏈產生的SAE在低電壓 工作下具有更小的偏差。但是隨著工藝的進步這種傳統的位線復制技術已無法很好的改善 低電壓下的時序偏差問題，當電源電壓降低時，工藝偏差會變得很大，會使SRAM芯片的性 能大幅下降。 2)如圖2中所示的為多級復制位線技術電路結構，該技術在傳統復制位線的基礎 上將位線平均分割成Μ級，通過反相器將每一級串聯在一起，最后一級反相器輸出SAE信 號。其中每一級復制位線的復制單元RC相等且與傳統復制單元RC數目一致。因此，每一級 復制位線的放電延遲時間和放電時序工藝偏差是傳統放電延遲時間和工藝偏差的1/Μ。根 據統計學原理，被分割后的Μ級復制位線疊加之后總的放電延遲與傳統復制位線電路的放 電延遲相等，但疊加之后總的工藝偏差卻只為傳統復制位線的1 但是隨著Μ的增大， 反相器帶來的門延遲和量化誤差將不可忽略。 3)如圖3中所示的為雙復制位線技術電路結構，該雙復制位線技術電路結構充分 利用了傳統復制位線的兩條位線，使用新型雙端放電的復制單元RC，在保持和傳統復制位 線電路面積不變的基礎上，可以將工藝偏差降低為傳統復制位線的l/Vi,但是，該方案無 法準確模擬SRAM讀操作時位線的放電過程，導致產生的靈敏放大器使能信號偏高，從而增 大了讀錯誤率。
技術實現思路
本專利技術的目的是提供一種SRAM自跟蹤復制位線電路，能夠在SRAM讀操作的單元 附近進行讀跟蹤并產生具有較小的偏差的靈敏放大器使能信號，有效降低讀錯誤率。本專利技術的目的是通過以下技術方案實現的： -種SRAM自跟蹤復制位線電路，包括：若干組包含依次連接了本地控制信號產生 模塊、靈敏放大器以及SRAM基本單元的存儲陣列，且組與組之間的存儲陣列并聯連接； 其中，每一SRAM基本單元均平均分成緊挨在一起排列的A、B、C、D四列；將字線譯 碼地址信號的后兩位作為本地譯碼信號，選擇A、B、C、D中的一列進行讀寫操作，其他未被 選中的三列存儲單元組工作在保持狀態；從三列處于保持狀態的存儲單元組中選擇與正在 進行讀操作的存儲單元相隔一列的存儲單元組作為復制位線，用來產生靈敏放大器的使能 信號。 所述SRAM基本單元為能夠克服半選問題的8管SRAM基本單元；所述組與組之間 的存儲陣列并聯連接后組成2MX2Nbit的SRAM存儲陣列； 該SRAM存儲陣列的全局字線地址信號A譯碼后產生全局字線信號 WL，全局字線信號WL和每一SRAM基本單元中的本地譯碼地址信號A合作產生本 地字線信號，之后本地字線信號與位線譯碼地址信號A譯碼結果共同作用，確定進 行讀寫操作的存儲單元組。 每一存儲陣列包括： 4列存儲單元組A、B、C、D;4個靈敏放大器使能信號產生模塊RCO、RC1、RC2、RC3 ; 一個本地控制信號產生模塊CSG0 ;2個2輸入或門N0R0與N0R1 ;1個2輸入與非門NANDO; 一個靈敏放大器；其中： RC0的復制位線BL接A列存儲單元的復制位線BL;RC0的復制位線BLB接A列存 儲單元的復制位線BLB;RC0的讀寫控制信號W/R端接全局讀寫控制信號W/R端；RC0的CS 端口接CSG0的CS_C端口；A列所有存儲單元的CS端接CSG0的CS_A;RC0輸出靈敏放大器 使能信號SAE_C; RC1的復制位線BL接B列存儲單元的復制位線BL;RC1的復制位線BLB接B列存 儲單元的復制位線BLB;RC1的讀寫控制信號W/R端接全局讀寫控制信號W/R端；RC1的CS 端口接CSG0的CS_D端口；B列所有存儲單元的CS端接CSG0的CS_B;RC1輸出靈敏放大器 使能信號SAE_D; RC2的復制位線BL接C列存儲單元的復制位線BL;RC2的復制位線BLB接C列存 儲單元的復制位線BLB;RC2的讀寫控制信號W/R端接全局讀寫控制信號W/R端；RC2的CS 端口接CSG0的CS_A端口；C列所有存儲單元的CS端接CSG0的CS_D;RC2輸出靈敏放大器 使能信號SAE_A; RC3的復制位線BL接D列存儲單元的復制位線BL;RC3的復制位線BLB接D列存 儲單元的復制位線BLB;RC3的讀寫控制信號W/R端接全局讀寫控制信號W/R端；RC3的CS 端口接CSG0的CS_B端口；D列所有存儲單元的CS端接CSG0的CS_B;RC3輸出靈敏放大器 使能信號SAE_B; 靈敏放大器使能信號SAE_A與SAE_B接N0R1，靈敏放大器使能信號SAE_C與SAE_ D接N0R0 ;N0R1與N0R0經NANDO端接輸出端SAE;輸出端SAE接靈敏放大器。 所述靈敏放大器使能信號產生模塊包括：2個反相器INV0與INV1 ;1個或非門 N0R0' ；9個NM0S管N0~N8 ; 1個PM0S管P0 ; 1個輸出端口SAE' ；兩個輸入端口CS與讀寫 控制信號端W/R;其中： CS端與讀寫控制信號端W/R接到N0R0'，N0R0'輸出端記為LWL;LWL端接到INV0， INV0輸出端記為LWLB;N0漏極與P0漏極及復制位線BLB連接，N0源極與P0源極及復制位 線BL連接，N0柵極接LWL端，P0柵極接LWLB端，成為一個受LWL控制的連接復制位線BL 與BLB的傳輸門； N1源極接復制位線BL，N1漏極與N3漏極連接，N1柵極接LWL端，N3柵極接電源 電壓VDD，N3源極接地GND，N2源極接復制位線BLB，N2漏極與N4漏極連接，N2柵極接LWL 端，N4柵極接電源電壓VDD，N4源極接地GND，Nl，N2,N3,N4構成一個放電電路； N5源極接復制位線BL，N5漏極與N7漏極連接，N5柵極接LWL端，N7柵極接電源 電壓VDD，N7源極接地GND，N6源極接復制位線BLB，N6漏極與N8漏極連接，N6柵極接LWL 端，N8柵極接電源電壓VDD，N8源極接地G本文檔來自技高網...

【技術保護點】
一種SRAM自跟蹤復制位線電路，其特征在于，包括：若干組包含依次連接了本地控制信號產生模塊、靈敏放大器以及SRAM基本單元的存儲陣列，且組與組之間的存儲陣列并聯連接；其中，每一SRAM基本單元均平均分成緊挨在一起排列的A、B、C、D四列；將字線譯碼地址信號的后兩位作為本地譯碼信號，選擇A、B、C、D中的一列進行讀寫操作，其他未被選中的三列存儲單元組工作在保持狀態；從三列處于保持狀態的存儲單元組中選擇與正在進行讀操作的存儲單元相隔一列的存儲單元組作為復制位線，用來產生靈敏放大器的使能信號。

【技術特征摘要】

【專利技術屬性】
技術研發人員：吳秀龍，藺智挺，彭春雨，徐晨杰，高珊，李正平，譚守標，陳軍寧，
申請(專利權)人：安徽大學，
類型：發明
國別省市：安徽;34