緩沖存儲器裝置及顯示驅(qū)動裝置制造方法及圖紙

本發(fā)明專利技術(shù)進(jìn)行在塊單元中數(shù)據(jù)被供給的緩沖存儲器存儲容量削減，防止由于地址計(jì)數(shù)器不按照希望地變化引起的讀出數(shù)據(jù)的偏差的繼續(xù)，并且防止塊單元的數(shù)據(jù)在塊邊界附近消失。能夠?qū)⒕彌_存儲器的寫入地址計(jì)數(shù)器及讀出地址計(jì)數(shù)器環(huán)繞控制來進(jìn)行計(jì)數(shù)值的復(fù)位，所以能夠避免塊的邊界部分處的數(shù)據(jù)破壞。將寫入地址計(jì)數(shù)器及讀出地址計(jì)數(shù)器的塊起始地址進(jìn)行一元管理，所以計(jì)數(shù)值即使不按照希望地變化，也能夠在途中切斷其影響。

Buffer memory device and display drive device

The invention of the buffer memory capacity in block data is supply cuts, to prevent the address counter is not in accordance with the hope to change the bias to read data, and prevent the data block unit disappeared in the vicinity of the block boundary. The write address counter of the buffer memory and the read address counter surround control can be reset to count the value so that data destruction at the boundary part of the block can be avoided. A block start address of the write address counter and the read address counter is managed one yuan, so that the count value can be cut off on the way even if it does not change in the desired manner.

【技術(shù)實(shí)現(xiàn)步驟摘要】
緩沖存儲器裝置及顯示驅(qū)動裝置
本專利技術(shù)涉及緩沖存儲器裝置及顯示驅(qū)動裝置，涉及應(yīng)用于例如液晶顯示器（LCD，liquidcrystaldisplay）驅(qū)動集成電路（driveIntegratedCircuit）的緩沖存儲器的有效的技術(shù)。
技術(shù)介紹
將在每個既定周期在塊單元（ブロック単位）中被供給的數(shù)據(jù)的處理和其他的處理在該每個既定周期執(zhí)行的過程中，將在塊單元被供給的數(shù)據(jù)暫時(shí)寫入緩沖存儲器，將已寫入的數(shù)據(jù)比寫入速度更快地讀出來處理，在剩余時(shí)間能夠進(jìn)行其他的處理即可。例如，與相對于液晶顯示面板的顯示驅(qū)動一起也對應(yīng)于相對于觸摸面板的觸摸檢測的液晶顯示器驅(qū)動集成電路，必須在每個顯示幀（表示フレーム）期間間歇地進(jìn)行顯示動作和觸摸檢測動作，所以需要用于儲存顯示數(shù)據(jù)的緩沖存儲器。作為緩沖存儲器的存儲容量，只要是能夠存儲1顯示幀的圖像數(shù)據(jù)的容量即可。但是，近年來，將作為半導(dǎo)體集成回路的集成電路的芯片占有面積縮小的要求較強(qiáng)，所以對于緩沖存儲器的存儲容量也進(jìn)行削減。即使將緩沖存儲器的存儲容量削減，與主機(jī)裝置（ホスト裝置）的動作同步地被供給的數(shù)據(jù)的寫入和與集成電路內(nèi)部的動作同步的數(shù)據(jù)的讀出不同步地動作的情況與存儲容量的削減前相比不變。另外，在專利文獻(xiàn)1中記載，使從緩沖存儲器的數(shù)據(jù)讀出與寫入相比為高速化，使緩沖存儲器的存儲容量比顯示幀的數(shù)據(jù)量小。專利文獻(xiàn)1：日本特開2003-216136號公報(bào)。本專利技術(shù)人研究了如下技術(shù)：使在每個既定周期在塊單元中被供給數(shù)據(jù)的緩沖存儲器的存儲容量比塊單元的數(shù)據(jù)量小來控制緩沖存儲器。作為這樣的控制方式，以往考慮使其進(jìn)行并列動作，使得將削減了容量的兩個緩沖存儲器交替地切換成寫入和讀出，但這樣的話緩沖存儲器的尺寸不會在實(shí)施上被縮小，不會有效果。這里，本專利技術(shù)人重新地對使緩沖存儲器進(jìn)行先入先出隊(duì)列（FIFO，F(xiàn)irst-InFirst-Out）動作的結(jié)構(gòu)進(jìn)行了研究。在存儲容量小的緩沖存儲器上設(shè)置寫入地址計(jì)數(shù)器和讀出地址計(jì)數(shù)器，進(jìn)行如下操作：將與主機(jī)裝置的動作同步地被供給的數(shù)據(jù)在將寫入地址計(jì)數(shù)器增加的同時(shí)寫入，將已寫入的數(shù)據(jù)與顯示動作同步地在將讀出地址計(jì)數(shù)器增加的同時(shí)讀出。此時(shí)，調(diào)節(jié)雙方的增加動作，使得讀出地址計(jì)數(shù)器的值不超過寫入地址計(jì)數(shù)器的值。但是，僅采用先入先出隊(duì)列緩沖器的結(jié)構(gòu)的話，存在寫入地址計(jì)數(shù)器和讀出地址計(jì)數(shù)器的調(diào)節(jié)那樣的地址計(jì)數(shù)動作的管理變得復(fù)雜的問題。進(jìn)而，發(fā)現(xiàn)如下問題：在處理如顯示數(shù)據(jù)等在該數(shù)據(jù)排列上有意義的數(shù)據(jù)的情況下，由于靜電放電（ESD，ElectroStaticDischarge）或串?dāng)_噪聲等原因地址計(jì)數(shù)器的值不被希望地變化，若寫入地址和讀出地址暫時(shí)出現(xiàn)差異，則之后到集成電路被復(fù)位為止各顯示幀顯示出現(xiàn)差異而錯亂。從防止上述地址計(jì)數(shù)器的差異并且使計(jì)數(shù)動作的管理簡單的觀點(diǎn)來看，也對在幀單元將地址計(jì)數(shù)器復(fù)位至初始值的結(jié)構(gòu)進(jìn)行研究。根據(jù)如下關(guān)系，1幀期間[s]×寫入速度[bps]＝1幀中的顯示期間[s]×讀出速度[bps]，在以集成電路芯片的占有面積削減為目的將緩沖存儲器的存儲容量與1幀的數(shù)據(jù)容量相比進(jìn)行削減的情況下，1幀的圖像數(shù)據(jù)并不全部進(jìn)入緩沖存儲器，在1幀期間內(nèi)，緩沖存儲器的地址計(jì)數(shù)器環(huán)繞地（ラップアラウンド）進(jìn)行多次增加動作。由此，假設(shè)幀邊界部分的寫入數(shù)據(jù)被容納于緩沖存儲器的最下位側(cè)，可知在該數(shù)據(jù)的讀出結(jié)束之前開始下一幀的寫入的情況下，寫入地址計(jì)數(shù)器被復(fù)位成初始值，開始從緩沖存儲器的最下位側(cè)開始下一幀數(shù)據(jù)的寫入，結(jié)果，有在幀邊界發(fā)生數(shù)據(jù)破壞的可能。若為了避免該數(shù)據(jù)破壞，將緩沖存儲器的地址計(jì)數(shù)器的復(fù)位動作停止，在由于噪音等外界因素地址計(jì)數(shù)器出現(xiàn)差異的情況下，發(fā)生差異不返回而繼續(xù)錯誤顯示的問題，關(guān)于這一點(diǎn)與上述說明相同。另外，為了防止幀邊界的數(shù)據(jù)破壞，可以考慮延長幀間的回描周期（帰線期間），使下一幀的數(shù)據(jù)寫入開始為止的時(shí)間變長，但對將驅(qū)動集成電路驅(qū)動的主機(jī)裝置施加限制，驅(qū)動集成電路的價(jià)值（価値）下降，此外，若將回描周期延長，則有相對地顯示期間變短、對驅(qū)動集成電路或液晶面板的要求性能白白升高的風(fēng)險(xiǎn)。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)的目的在于，在塊單元中數(shù)據(jù)被供給的緩沖存儲器的存儲容量削減時(shí)，防止由于地址計(jì)數(shù)器不被希望的變化，讀出數(shù)據(jù)的偏差繼續(xù)，并且防止塊單元的數(shù)據(jù)在塊邊界附近消失。本專利技術(shù)的與前述及其他目的相比為新的特征從本說明書中的說明及附圖中可知。若將本申請中公開的專利技術(shù)的代表性的特征的概要簡單地說明，則如下所述。另外，在本專利技術(shù)中，括號內(nèi)記載的附圖標(biāo)記等是為了使理解容易的一例。〔1〕＜對緩沖存儲器的塊單元的并列式寫入及讀出的環(huán)繞控制＞緩沖存儲器裝置具有緩沖存儲器（20）和存取電路（5），前述緩沖存儲器與既定周期的外部同步信號（Vsync_ex）同步，在塊單元中數(shù)據(jù)（DTdsp）被供給，前述存取電路將在前述塊單元中被供給的數(shù)據(jù)依次寫入前述緩沖存儲器，將被寫入的數(shù)據(jù)以比寫入速度快的速度讀出。前述存取電路具有寫入地址計(jì)數(shù)器（35）、讀出地址計(jì)數(shù)器（34）、地址寄存器（37），前述寫入地址計(jì)數(shù)器環(huán)繞地依次生成用于前述緩沖存儲器的寫入的寫入地址（ADRwr），前述讀出地址計(jì)數(shù)器環(huán)繞地依次生成用于前述緩沖存儲器的讀出的讀出地址（ADRrd），前述地址寄存器將寫入開始地址（ADRwr_s）在每個前述塊單元依次更新來保持，前述寫入開始地用于寫入至前述緩沖存儲器的前述塊單元的起始數(shù)據(jù)的寫入。前述讀出地址計(jì)數(shù)器將用于從前述緩沖存儲器讀出前述塊單元的起始數(shù)據(jù)的讀出開始地址作為前述地址寄存器保持的前述寫入開始地址。由此，存取電路能夠?qū)懭胫辆彌_存儲器的數(shù)據(jù)以比寫入速度更快的速度讀出，所以能夠有助于在塊單元中數(shù)據(jù)被供給的緩沖存儲器的存儲容量的削減。此時(shí)，寫入地址計(jì)數(shù)器及讀出地址計(jì)數(shù)器環(huán)繞地依次生成地址，不需要在每個塊單元將計(jì)數(shù)值復(fù)位至初始值，所以防止塊單元的數(shù)據(jù)在塊邊界附近消失。進(jìn)而，讀出地址計(jì)數(shù)器將從緩沖存儲器讀出塊單元的數(shù)據(jù)的讀出開始地址更新成寫入地址計(jì)數(shù)器的寫入開始地址，所以即使由于噪音等的影響，讀出或?qū)懭胪局凶x出地址計(jì)數(shù)器的計(jì)數(shù)值或?qū)懭氲刂酚?jì)數(shù)器的計(jì)數(shù)值發(fā)生變化，該變化的影響也在該變化發(fā)生的塊的下一個塊的數(shù)據(jù)中停止，能夠抑制該影響連續(xù)不斷地繼續(xù)到被復(fù)位為止。〔2〕＜在計(jì)數(shù)使能期間將時(shí)鐘信號計(jì)數(shù)來生成存取地址＞在技術(shù)方案1中，前述寫入地址計(jì)數(shù)器在每個前述外部同步信號的周期內(nèi)被指示計(jì)數(shù)動作的期間內(nèi)將寫入時(shí)鐘信號（CLKwr）計(jì)數(shù)，生成寫入地址，前述讀出地址計(jì)數(shù)器在每個相對于前述外部同步信號延遲了既定相位的內(nèi)部同步信號（Vsync_in）的周期內(nèi)被指示計(jì)數(shù)動作的期間內(nèi)將讀出時(shí)鐘信號（CLKrd）計(jì)數(shù)，生成讀出地址，前述讀出時(shí)鐘信號具有比寫入時(shí)鐘信號高的頻率。由此，容易實(shí)現(xiàn)用于相比于寫入速度使讀出速度高速化的寫入地址計(jì)數(shù)器和讀出地址計(jì)數(shù)器的增加動作的控制。〔3〕＜寫入控制回路和讀出控制回路＞在技術(shù)方案2中，存取電路具有寫入控制回路（30）和讀出控制回路（31），前述寫入控制回路與前述寫入地址計(jì)數(shù)器的前述寫入時(shí)鐘信號的計(jì)數(shù)循環(huán)同步，產(chǎn)生利用前述寫入地址的寫入動作循環(huán)，前述讀出控制回路與前述讀出地址計(jì)數(shù)器的前述讀出時(shí)鐘信號的計(jì)數(shù)循環(huán)同步，產(chǎn)生利用前述讀出地址的讀出動作循環(huán)。前述緩沖存儲器在每個前述寫入動作循環(huán)進(jìn)行對應(yīng)于前述本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種緩沖存儲器裝置，其特征在于，具有緩沖存儲器和存取電路，前述緩沖存儲器與既定周期的外部同步信號同步，在塊單元中數(shù)據(jù)被供給，前述存取電路將在前述塊單元中被供給的數(shù)據(jù)依次寫入前述緩沖存儲器，將被寫入的數(shù)據(jù)以比寫入速度快的速度讀出，前述存取電路具有寫入地址計(jì)數(shù)器、讀出地址計(jì)數(shù)器、地址寄存器，前述寫入地址計(jì)數(shù)器環(huán)繞地依次生成用于前述緩沖存儲器的寫入的寫入地址，前述讀出地址計(jì)數(shù)器環(huán)繞地依次生成用于前述緩沖存儲器的讀出的讀出地址，前述地址寄存器將寫入開始地址在每個前述塊單元依次更新來保持，前述寫入開始地址用于寫入前述緩沖存儲器的前述塊單元的起始數(shù)據(jù)的寫入,前述讀出地址計(jì)數(shù)器將用于從前述緩沖存儲器讀出前述塊單元的起始數(shù)據(jù)的讀出開始地址作為前述地址寄存器保持的前述寫入開始地址。

【技術(shù)特征摘要】
2015.12.04 JP 2015-2371271.一種緩沖存儲器裝置，其特征在于，具有緩沖存儲器和存取電路，前述緩沖存儲器與既定周期的外部同步信號同步，在塊單元中數(shù)據(jù)被供給，前述存取電路將在前述塊單元中被供給的數(shù)據(jù)依次寫入前述緩沖存儲器，將被寫入的數(shù)據(jù)以比寫入速度快的速度讀出，前述存取電路具有寫入地址計(jì)數(shù)器、讀出地址計(jì)數(shù)器、地址寄存器，前述寫入地址計(jì)數(shù)器環(huán)繞地依次生成用于前述緩沖存儲器的寫入的寫入地址，前述讀出地址計(jì)數(shù)器環(huán)繞地依次生成用于前述緩沖存儲器的讀出的讀出地址，前述地址寄存器將寫入開始地址在每個前述塊單元依次更新來保持，前述寫入開始地址用于寫入前述緩沖存儲器的前述塊單元的起始數(shù)據(jù)的寫入,前述讀出地址計(jì)數(shù)器將用于從前述緩沖存儲器讀出前述塊單元的起始數(shù)據(jù)的讀出開始地址作為前述地址寄存器保持的前述寫入開始地址。2.如權(quán)利要求1所述的緩沖存儲器裝置，其特征在于，前述寫入地址計(jì)數(shù)器在每個前述外部同步信號的周期內(nèi)被指示計(jì)數(shù)動作的期間內(nèi)將寫入時(shí)鐘信號計(jì)數(shù)，生成寫入地址，前述讀出地址計(jì)數(shù)器在每個相對于前述外部同步信號延遲了既定相位的內(nèi)部同步信號的周期內(nèi)被指示計(jì)數(shù)動作的期間內(nèi)將讀出時(shí)鐘信號計(jì)數(shù)，生成讀出地址，前述讀出時(shí)鐘信號具有比寫入時(shí)鐘信號高的頻率。3.如權(quán)利要求2所述的緩沖存儲器裝置，其特征在于，存取電路具有寫入控制回路和讀出控制回路，前述寫入控制回路與前述寫入地址計(jì)數(shù)器的前述寫入時(shí)鐘信號的計(jì)數(shù)循環(huán)同步，產(chǎn)生利用前述寫入地址的寫入動作循環(huán)，前述讀出控制回路與前述讀出地址計(jì)數(shù)器的前述讀出時(shí)鐘信號的計(jì)數(shù)循環(huán)同步，產(chǎn)生利用前述讀出地址的讀出動作循環(huán)，前述緩沖存儲器在每個前述寫入動作循環(huán)進(jìn)行對應(yīng)于前述寫入地址的寫入存取地址的寫入動作，在每個前述讀出動作循環(huán)進(jìn)行對應(yīng)于前述讀出地址的讀出存取地址的讀出動作。4.如權(quán)利要求2所述的緩沖存儲器裝置，其特征在于，前述地址寄存器將應(yīng)答于前述計(jì)數(shù)動作的指示來開始計(jì)數(shù)動作的前述寫入地址計(jì)數(shù)器的計(jì)數(shù)初始值作為寫入開始地址來鎖存。5.如權(quán)利要求4所述的緩沖存儲器裝置，其特征在于，前述讀出地址計(jì)數(shù)器與前述內(nèi)部同步信號同步地將前述地址寄存器的寫入開始地址作為前述讀出開始地址來預(yù)設(shè)。6.如權(quán)利要求1所述的緩沖存儲器裝置，其特征在于，前述存取電路還具有能夠改寫設(shè)定值的環(huán)繞值寄存器，前述寫入地址計(jì)數(shù)器在其計(jì)數(shù)值到達(dá)前述環(huán)繞值寄存器的設(shè)定值的情況下將該計(jì)數(shù)值返回至初始值，前述讀出地址計(jì)數(shù)器在其計(jì)數(shù)值到達(dá)前述環(huán)繞值寄存器的設(shè)定值的情況下將該計(jì)數(shù)值返回至初始值。7.如權(quán)利要求6所述的緩沖存儲器裝置，其特征在于，前述環(huán)繞值寄存器的設(shè)定值的對應(yīng)于前述緩沖存儲器的存儲容量的值被設(shè)為上限值。8.一種顯示驅(qū)動裝置，其特征在于，具有緩沖存儲器、存取電路和驅(qū)動回路，前述緩沖存儲器與既定周期的外部幀同步信號同步，...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：森本弘，益滿兼寬，
申請(專利權(quán))人：辛納普蒂克斯日本合同會社，
類型：發(fā)明
國別省市：日本,JP