SiC雙槽UMOSFET器件及其制備方法技術

本發明專利技術涉及一種SiC雙槽UMOSFET器件的制備方法，其特征在于，包括：選取SiC襯底；在所述SiC襯底連續表面生長漂移層、外延層及源區層；對所述源區層、所述外延層及所述漂移層進行刻蝕形成柵槽；對所述柵槽進行離子注入形成柵介質保護區；對所述源區層、所述外延層及所述漂移層進行刻蝕形成源槽；對所述源槽進行離子注入形成源槽拐角保護區；在所述柵槽內生長柵介質層及柵極層以形成柵極；鈍化處理并制備電極以形成所述SiC雙槽UMOSFET器件。本發明專利技術通過在源極和漂移層及外延層的界面形成肖特基接觸，在保證不引起體二極管的“通電劣化”問題的同時，減少了額外的肖特基二極管，提高了器件的可靠性并降低了器件設計的復雜性和成本。

SiC double channel UMOSFET device and method for making same

The invention relates to a preparation method of a SiC double channel UMOSFET device, which is characterized in that the method includes selecting a SiC substrate; the substrate surface SiC continuous growth drift layer, epitaxial layer and source layer; the source layer, the epitaxial layer and the drift layer is etched to form a gate slot on the gate slot; forming a gate dielectric protective zone of ion implantation; the source region layer, the epitaxial layer and the drift layer is etched on the groove forming source; source groove forming source groove corner reserve ion implantation; growth gate dielectric layer and a gate layer on the gate slot in order to form the gate; passivation and preparation of electrode to form the double SiC groove UMOSFET device. The present invention by forming the Schottky contact in the source and the drift layer and epitaxial layer interface, the guarantee is not caused by diode \power deterioration problem at the same time, reduce the extra Schottky diode, improve device reliability and reduces the cost and complexity of device design.

【技術實現步驟摘要】
SiC雙槽UMOSFET器件及其制備方法
本專利技術涉及集成電路
，特別涉及一種SiC雙槽UMOSFET器件及其制備方法。
技術介紹
寬帶隙半導體材料SiC具有較大的禁帶寬度，較高的臨界擊穿電場，高熱導率和高電子飽和漂移速度等優良物理和化學特性，適合制作高溫、高壓、大功率、抗輻照的半導體器件。在功率電子領域中，功率MOSFET已被廣泛應用，它具有柵極驅動簡單，開關時間短等特點。垂直結構的UMOSFET相對于橫向結構的MOSFET，具有導通電阻小，元胞尺寸小的優點，具有廣闊的應用前景。但在UMOSFET中，槽柵拐角處的電場集中很容易導致該處氧化層被提前擊穿，對于SiC材料來說這一現象更為嚴重。通過在柵槽的底部設計一層P+型摻雜區域即P+柵介質保護區，使槽底的尖峰電場從柵氧化層上轉移到P+柵介質保護區與N-漂移層所構成的PN結上，進而緩解了柵氧電場帶來的可靠性問題。并且雙槽結構的UMOSFET，通過在源極刻槽，該區域深入N-漂移層的深度要大于柵氧在N-漂移層中的深度，利用這點，氧化層處的電場因為源槽的存在而轉移到源槽拐角處，進一步改善器件的擊穿特性。同時MOSFET在變流器中作為功率開關，當其體二極管作為續流通路持續流過正向電流時，會發生“通電劣化”現象，使導通電阻和二極管的正向導通壓降增大，并引起可靠性問題。因此在實際的應用中，通常采用在器件源漏極兩端并聯一個開啟電壓小于體二極管的肖特基二極管的方法來提供續流通路。顯然這種方法極大地增加了電路設計的復雜性和成本費用。
技術實現思路
因此，為解決現有技術存在的技術缺陷和不足，本專利技術提出一種SiC雙槽UMOSFET器件的制備方法。具體地，本專利技術一個實施例提出的一種SiC雙槽UMOSFET器件的制備方法，包括：步驟1、選取SiC襯底；步驟2、在所述SiC襯底連續表面生長漂移層、外延層及源區層；步驟3、對所述源區層、所述外延層及所述漂移層進行刻蝕形成柵槽；步驟4、對所述柵槽進行離子注入形成柵介質保護區；步驟5、對所述源區層、所述外延層及所述漂移層進行刻蝕形成源槽；步驟6、對所述源槽進行離子注入形成源槽拐角保護區；步驟7、在所述柵槽內生長柵介質層及柵極層以形成柵極；步驟8、鈍化處理并制備電極以形成所述SiC雙槽UMOSFET器件。在本專利技術的一個實施例中，步驟2包括：步驟21、利用外延生長工藝，在所述SiC襯底表面生長所述漂移層；步驟22、利用外延生長工藝，在所述漂移層表面生長所述外延層；步驟23、利用外延生長工藝，在所述外延層表面外延生長所述源區層。在本專利技術的一個實施例中，步驟3包括：利用ICP刻蝕工藝，采用第一掩膜版，對所述源區層表面進行刻蝕，在所述源區層、所述外延層及所述漂移層中形成所述柵槽。在本專利技術的一個實施例中，步驟4包括：利用自對準注入工藝，采用第一掩膜版，對所述柵槽進行Al離子注入在所述漂移層內形成所述柵介質保護區。在本專利技術的一個實施例中，步驟5包括：利用ICP刻蝕工藝，采用第二掩膜版，對所述源區層表面進行刻蝕，在所述源區層、所述外延層及所述漂移層中形成所述源槽。在本專利技術的一個實施例中，步驟6包括：利用自對準注入工藝，采用第二掩膜版，對所述源槽進行Al離子注入在所述漂移層內形成所述源槽拐角保護區。在本專利技術的一個實施例中，對所述源槽進行Al離子注入，包括：采用450keV的注入能量、7.97×1013cm-2的注入劑量，對所述源槽進行第一次Al離子注入；采用300keV的注入能量、4.69×1013cm-2的注入劑量，對所述源槽進行第二次Al離子注入；采用200keV的注入能量、3.27×1013cm-2的注入劑量，對所述源槽進行第三次Al離子注入；采用120keV的注入能量、2.97×1013cm-2的注入劑量，對所述源槽進行第四次Al離子注入。在本專利技術的一個實施例中，步驟7包括：利用干氧工藝，在所述柵槽內生長SiO2材料以形成所述柵介質層；利用HWLPCVD工藝，在所述柵槽內生長多晶Si材料以形成所述柵極層；在本專利技術的一個實施例中，步驟8包括：在包括所述柵極的襯底上表面生長鈍化層；利用刻蝕工藝，對所述柵極表面的所述鈍化層進行刻蝕形成電極接觸孔；利用電子束蒸發工藝，在所述源槽和所述電極接觸孔內生長金屬材料形成源電極和柵電極；利用電子束蒸發工藝，在襯底下表面生長金屬材料形成漏電極以最終形成所述SiC雙槽UMOSFET器件。本專利技術另一個實施例提出的一種SiC雙槽UMOSFET器件，由上述實施例提供的方法制備形成。上述實施例，通過在源極和N-漂移層及外延層的界面形成肖特基接觸，替代外接的肖特基二極管作為續流通路，在保證不引起體二極管的“通電劣化”問題的同時，減少了額外的肖特基二極管，提高了器件的可靠性并降低了器件設計的復雜性和成本。另外，本專利技術利用雙槽UMSFET自帶的雙槽結構，通過離子自對準工藝，無需光刻，形成P+柵介質保護區和P+源槽拐角保護區，進一步地改善了器件的擊穿特性，以較小的工藝代價實現了更好的器件性能。通過以下參考附圖的詳細說明，本專利技術的其它方面和特征變得明顯。但是應當知道，該附圖僅僅為解釋的目的設計，而不是作為本專利技術的范圍的限定，這是因為其應當參考附加的權利要求。還應當知道，除非另外指出，不必要依比例繪制附圖，它們僅僅力圖概念地說明此處描述的結構和流程。附圖說明下面將結合附圖，對本專利技術的具體實施方式進行詳細的說明。圖1為本專利技術實施例提供的一種SiC雙槽UMOSFET器件的結構示意圖；圖2為本專利技術實施例提供的一種SiC雙槽UMOSFET器件制備方法的示意圖；圖3a-圖3k為本專利技術實施例提供的一種SiC雙槽UMOSFET器件的工藝示意圖。具體實施方式為使本專利技術的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本專利技術的具體實施方式做詳細的說明。實施例一請參見圖1，圖1為本專利技術實施例提供的一種SiC雙槽UMOSFET器件的結構示意圖。本專利技術SiC雙槽UMOSFET器件包括漏極11、N+襯底1、N-漂移層2、P-外延層3、N+源區層4、源極10、P+源槽拐角保護區6、槽柵介質7、多晶硅8、P+柵介質保護區5、柵電極9。優選地，源槽的深度大于柵槽的深度，且源槽的寬度等于P+源槽拐角保護區6的寬度；柵槽的寬度等于P+柵介質保護區5的寬度，所述源極10與N-漂移層2和P-外延層3之間的界面為肖特基接觸，其余為歐姆接觸。可選地，源槽深度為3μm，柵槽深度為2.5μm，通過感應耦合等離子體(inductivelycowpledplasmas,簡稱ICP)刻蝕形成。源槽和P+源槽拐角保護區6的寬度分別為1μm，柵槽和P+柵介質保護區5的寬度分別為1.5μm。可選地，N+襯底1是厚度為200μm～500μm，氮離子摻雜濃度為5×1018cm-3～1×1020cm-3的N型SiC襯底1。N-漂移層2是厚度為10μm～20μm，氮離子摻雜濃度為1×1015cm-3～6×1015cm-3的N型SiC外延層?？蛇x地，所述P+源槽拐角保護區6厚度為0.5μm，Al離子摻雜濃度為3×1018cm-3。P+柵介質保護區5厚度為0.5μm，Al離子摻雜濃度為3×1018cm-3?？蛇x地，所述P-外延層3是厚度為1μm～1.5μm，Al離子摻雜濃度為1×1017cm-本文檔來自技高網...

【技術保護點】
一種SiC雙槽UMOSFET器件的制備方法，其特征在于，包括：步驟1、選取SiC襯底；步驟2、在所述SiC襯底連續表面生長漂移層、外延層及源區層；步驟3、對所述源區層、所述外延層及所述漂移層進行刻蝕形成柵槽；步驟4、對所述柵槽進行離子注入形成柵介質保護區；步驟5、對所述源區層、所述外延層及所述漂移層進行刻蝕形成源槽；步驟6、對所述源槽進行離子注入形成源槽拐角保護區；步驟7、在所述柵槽內生長柵介質層及柵極層以形成柵極；步驟8、鈍化處理并制備電極以形成所述SiC雙槽UMOSFET器件。

【技術特征摘要】
1.一種SiC雙槽UMOSFET器件的制備方法，其特征在于，包括：步驟1、選取SiC襯底；步驟2、在所述SiC襯底連續表面生長漂移層、外延層及源區層；步驟3、對所述源區層、所述外延層及所述漂移層進行刻蝕形成柵槽；步驟4、對所述柵槽進行離子注入形成柵介質保護區；步驟5、對所述源區層、所述外延層及所述漂移層進行刻蝕形成源槽；步驟6、對所述源槽進行離子注入形成源槽拐角保護區；步驟7、在所述柵槽內生長柵介質層及柵極層以形成柵極；步驟8、鈍化處理并制備電極以形成所述SiC雙槽UMOSFET器件。2.根據權利要求1所述的方法，其特征在于，步驟2包括：步驟21、利用外延生長工藝，在所述SiC襯底表面生長所述漂移層；步驟22、利用外延生長工藝，在所述漂移層表面生長所述外延層；步驟23、利用外延生長工藝，在所述外延層表面外延生長所述源區層。3.根據權利要求1所述的方法，其特征在于，步驟3包括：利用ICP刻蝕工藝，采用第一掩膜版，對所述源區層表面進行刻蝕，在所述源區層、所述外延層及所述漂移層中形成所述柵槽。4.根據權利要求1所述的方法，其特征在于，步驟4包括：利用自對準注入工藝，采用第一掩膜版，對所述柵槽進行Al離子注入在所述漂移層內形成所述柵介質保護區。5.根據權利要求1所述的方法，其特征在于，步驟5包括：利用ICP刻蝕工藝，采用第二掩膜版，對所述源區層表面進行刻蝕，在所述源區層、所述外延層及所述漂移層中形成所述源槽。6.根據權利要求1所述的方法...

【專利技術屬性】
技術研發人員：湯曉燕，張玉明，陳輝，宋慶文，張藝蒙，
申請(專利權)人：西安電子科技大學，
類型：發明
國別省市：陜西,61