碳化硅半導體器件及其制備方法技術

本發明專利技術提供了一種碳化硅半導體器件，可應用于高壓領域，由多個元胞并聯形成，各元胞結構包括：p+襯底；外延層，位于所述襯底之上；兩個離子注入的n勢壘區，分別疊置于所述外延層上兩側；兩個離子注入的p+屏蔽區，分別疊置在各所述n勢壘區之上；兩個p+基區，分別與各所述p+屏蔽區相鄰；兩個n+源區，分別疊置在各所述p+基區之上，且與所述p+基區相鄰；集電極層，位于所述襯底之下；兩個發射極，分別位于各所述p+基區和各n+源區之上；柵氧化層，位于所述兩個n+源區之上；柵電極，位于所述柵氧化層之上。此外，本發明專利技術還提供了一種碳化硅半導體器件的制備方法，通過離子注入，在器件內部形成空穴勢壘，提高發射極注入比，大幅提高器件導通性能。

Silicon carbide semiconductor device and method for manufacturing the same

The invention provides a silicon carbide semiconductor device, can be used in the high voltage field is formed by a plurality of parallel cellular, including the cellular structure: p+ substrate; epitaxial layer above the substrate; the barrier region two N ion implantation, were placed in the epitaxial layer on both sides of the shielded area; p+ two ion implantation, were superimposed on each of the N barrier zone; two p+ base, respectively, and each of the adjacent p+ shielding zone; two n+ source area, which are respectively stacked on top of each of the p+ base, and with the p+ base region adjacent; collector layer located in the under the two substrate; the emitter, respectively located on each of the p+ base and the n+ source region; the gate oxide layer is located on the two n+ source region; a gate electrode on the gate oxide layer. In addition, the invention also provides a method for preparing a silicon carbide semiconductor device, wherein, a hole barrier is formed in the device by ion implantation, and the injection ratio of the emitter is improved, and the turn-on performance of the device is greatly improved.

【技術實現步驟摘要】
碳化硅半導體器件及其制備方法
本專利技術屬于碳化硅半導體器件領域，具體涉及一種碳化硅半導體器件及其制備方法。
技術介紹
碳化硅(SiC)作為一種新興的第三代半導體材料，具有優良的物理和電學特性。在電動汽車、軌道交通、智能電網、綠色能源等領域有著廣泛的應用前景。SiCIGBT(絕緣柵雙極型晶體管)器件兼具MOSFET(金氧半場效晶體管)器件開關速度快和BJT(雙極型三極管)器件導通電阻小的特點，在電力電子領域具有廣泛的應用前景。通過利用漂移區電導調制作用，IGBT的漂移區電阻相對于MOSFET大幅降低。作為一種功率器件，IGBT需要更厚、更低摻雜的外延漂移區支撐更高的電壓，因此SiCIGBT器件的漂移區壓降仍然較高，限制了SiCIGBT器件的應用。
技術實現思路
(一)要解決的技術問題本專利技術的目的在于提供一種碳化硅半導體器件及其制備方法，以解決上述的至少一項技術問題。(二)技術方案根據本專利技術的一方面，提供了一種碳化硅半導體器件，由多個元胞并聯形成，各所述元胞結構包括：一p+襯底；一外延層，位于所述p+襯底之上；兩個離子注入的n勢壘區，分別疊置于所述外延層上兩側；兩個離子注入的p+屏蔽區，分別疊置在各所述n勢壘區之上；兩個p+基區，分別與各所述p+屏蔽區相鄰；兩個n+源區，分別疊置在各所述p+基區之上，且與所述p+基區相鄰。優選地，所述元胞結構還包括：一集電極層，位于所述p+襯底之下；兩個發射極，分別位于各所述p+基區和各n+源區之上；一柵氧化層，位于所述兩個n+源區之上；一柵電極，位于所述柵氧化層之上。優選地，所述n勢壘區的注入離子為N或者P，注入離子的摻雜濃度為5×1016cm-3～3×1017cm-3，其中3×1017也可以表示為3.00E+017。優選地，兩個所述n勢壘區的間距(即勢壘間距)為1μm～8μm。優選地，所述p+屏蔽區的注入離子為Al或者B，注入離子的摻雜濃度為5×1017cm-3～1×1019cm-3。優選地，兩個所述p+屏蔽區的間距為8μm～16μm。優選地，所述外延層包括：n緩沖層和n-漂移區，所述n緩沖層位于所述p+襯底上方，n-漂移區位于n緩沖層上方；所述n緩沖層厚度為1μm～5μm，注入離子包括N或者P，注入離子的摻雜濃度為5×1016cm-3～1×1018cm-3；n-漂移區厚度大于100μm，注入離子包括N或者P，注入離子的摻雜濃度小于5×1014em-3。根據本專利技術的另一方面，還提供了一種碳化硅半導體器件的制備方法，包括：S1、在p+襯底上生長外延層；S2、在所述外延層上通過離子注入在外延層兩側形成n勢壘區；S3、在各所述n勢壘區上通過離子注入形成p+屏蔽區；S4、在各所述p+屏蔽區上通過離子注入形成n+源區；S5、在各n+源區的外側通過離子注入形成p+基區。優選地，步驟S5之后還包括：S61、在所述n+源區上通過生長柵氧化層；S62、在所述柵氧化層兩側生長發射極；S63、在所述柵氧化層上生長柵電極；S64、在所述p+襯底下方生長集電極層。優選地，在所述步驟S2～S5中離子注入后均退火激活，且退火激活的溫度均為1500℃以上。(三)有益效果本專利技術提供的碳化硅半導體器件，相較于常規IGBT器件，有以下優點：1、該碳化硅半導體器件可應用于高壓領域，具有良好的導通特性和開關特性。該結構具有制備過程與現有工藝兼容，器件導通特性明顯優于常規的碳化硅IGBT的特點。2、本專利技術在常規IGBT器件的基礎上，利用離子注入，在器件內部形成空穴勢壘，提高發射極注入比，形成注入增強效應，大幅提高器件導通性能。附圖說明圖1為本專利技術實施例的元胞結構示意圖；圖2為本專利技術實施例的步驟流程圖；圖3為本專利技術實施例的碳化硅器件和常規碳化硅IGBT器件的輸出特性曲線對比示意圖；圖4A為本專利技術實施例的碳化硅器件在正向導通狀態下器件頂部的電子分布圖；圖4B為常規碳化硅IGBT器件在正向導通狀態下器件頂部的電子分布圖；圖5為本專利技術實施例的碳化硅器件阻斷電壓隨n勢壘區摻雜和勢壘間距改變的示意圖。具體實施方式在本專利技術中，“上”、“下”、“相鄰”、“之下”或“之上”等方向用語，僅是參考附加圖式的方向，其中“上”、“下”、“之下”或“之上”表示與單一或多個元件間的接觸與非接觸。使用的這些方向用語是用來說明，而并非用來限制本專利技術。為降低碳化硅IGBT器件的高漂移區電阻，降低器件的導通壓降，提高碳化硅IGBT器件的導通能力。本專利技術提供了一種碳化硅器件結構，該器件可應用于高壓狀態如牽引傳動及智能電網等場合，此外該器件還能大幅增加器件導通過程中漂移區的載流子濃度，使器件導通時具有極低的漂移區導通電阻。為使本專利技術的目的、技術方案和優點更加清楚明白，以下結合具體實施例，并參照附圖，對本專利技術作進一步的詳細說明。本專利技術實施例的一方面，提供了一種碳化硅半導體器件，由多個元胞并聯形成，圖1為本專利技術實施例的元胞結構示意圖，如圖1所示，每個元胞結構包括：一p+襯底1；一外延層，位于所述p+襯底1之上，包括n緩沖層2和n-漂移區3；兩個離子注入的n勢壘區8，分別疊置于所述外延層上兩側；兩個離子注入的p+屏蔽區7，分別疊置在各所述n勢壘區8之上；兩個p+基區6，分別與各所述p+屏蔽區7相鄰；兩個n+源區5，分別疊置在各所述p+基區6之上，且與所述p+基區6相鄰；一集電極層10，位于所述p+襯底1之下；兩個發射極9，分別位于各所述p+基區6和各n+源區5之上；一柵氧化層4，位于所述兩個n+源區5之上；一柵電極11，位于所述柵氧化層4之上。其中，所述p+襯底1、p+屏蔽區7、n+源區5和p+基區6為重摻雜區域，所述n緩沖層2和n勢壘區8為中摻雜區域，所述n-漂移區3為輕摻雜區域。本專利技術實施例提供了一種可以在30kV下工作的碳化硅器件結構。本專利技術實施例的p+襯底1選擇常規IGBT器件的p+襯底，同時，柵氧化層4的厚度選擇40nm。所述n勢壘區8通過離子注入后退火激活形成，可以選擇N或P作為注入離子，注入離子的摻雜濃度為5×1016cm-3至3×1017cm-3，所述兩個n勢壘區8的間距Wn為1μm至8μm，通過改變n勢壘區8的摻雜濃度和n勢壘區8的間距，可以在導通電阻和關斷損耗之間做出優選。n勢壘區8較薄，因此只需通過一次離子注入形成埋層，埋層頂部距離SiC晶片上表面0.7μm，底部距離晶片上表面0.9μm。本專利技術實施例選擇P作為注入離子，且P的摻雜濃度為2×1017cm-3，所述兩個n勢壘區8的間距Wn選擇4μm。所述p+屏蔽區7通過離子注入后退火激活形成，可以選擇Al或B作為注入離子，注入離子的摻雜濃度為5×1017cm-3至1×1019cm-3，通過改變p+屏蔽區7的摻雜濃度，可以獲得合適的閾值電壓。所述兩個p+屏蔽區7的間距Wp+為8μm至16μm，影響器件的溝道密度和JFET區電阻，通過優化p+屏蔽區7的間距Wp+和注入離子的摻雜濃度，可以獲得導通特性最優的器件結構。此外，器件依靠p+屏蔽區7的耗盡隔斷n-漂移區3和n+源區5，施加正柵壓后耗盡區寬度減小，形成積累型溝道。相比于反型溝道，該積累型溝道具有更高的溝道載流子遷移率。p+屏蔽區7較厚，因此需要通過三次離子注入形成均勻摻雜的埋層，本專利技術實施例選擇Al作為注入離子，且Al的摻雜濃度為本文檔來自技高網...

【技術保護點】
一種碳化硅半導體器件，其特征在于，由多個元胞并聯形成，各所述元胞結構包括：一p+襯底；一外延層，位于所述p+襯底之上；兩個離子注入的n勢壘區，分別疊置于所述外延層上兩側；兩個離子注入的p+屏蔽區，分別疊置在各所述n勢壘區之上；兩個p+基區，分別與各所述p+屏蔽區相鄰；兩個n+源區，分別疊置在各所述p+基區之上，且與所述p+基區相鄰。

【技術特征摘要】
1.一種碳化硅半導體器件，其特征在于，由多個元胞并聯形成，各所述元胞結構包括：一p+襯底；一外延層，位于所述p+襯底之上；兩個離子注入的n勢壘區，分別疊置于所述外延層上兩側；兩個離子注入的p+屏蔽區，分別疊置在各所述n勢壘區之上；兩個p+基區，分別與各所述p+屏蔽區相鄰；兩個n+源區，分別疊置在各所述p+基區之上，且與所述p+基區相鄰。2.根據權利要求1所述的半導體器件，其特征在于，所述元胞結構還包括：一集電極層，位于所述p+襯底之下；兩個發射極，分別位于各所述p+基區和各n+源區之上；一柵氧化層，位于所述兩個n+源區之上；一柵電極，位于所述柵氧化層之上。3.根據權利要求1所述的半導體器件，其特征在于，所述n勢壘區的注入離子為氮或者磷，注入離子的摻雜濃度為5×1016cm-3～3×1017cm-3。4.根據權利要求1所述的半導體器件，其特征在于，兩個所述n勢壘區的間距為1μm～8μm。5.根據權利要求1所述的半導體器件，其特征在于，所述p+屏蔽區的注入離子為鋁或者硼，注入離子的摻雜濃度為5×1017cm-3～1×1019cm-3。6.根據權利要求1所述的半導體器件，其特征在于，兩個所述p+屏蔽區的間距為...

【專利技術屬性】
技術研發人員：溫正欣，張峰，申占偉，田麗欣，閆果果，趙萬順，王雷，劉興昉，孫國勝，曾一平，
申請(專利權)人：中國科學院半導體研究所，
類型：發明
國別省市：北京,11