一種高速逐次逼近型模數轉換器制造技術

本發明專利技術屬于模擬集成電路技術領域，特別涉及一種高速逐次逼近型模數轉換器。本發明專利技術通過將現有的觸發器型逐次逼近邏輯單元替換為鎖存器型逐次逼近邏輯單元，逐次逼近邏輯單元由原來的兩級觸發器延時變為一級鎖存器延時，從而大大降低了逐次逼近邏輯電路的總延時，以此提高逐次逼近型模數轉換器的速度。

A high speed successive approximation analog-to-digital converter

The invention belongs to the technical field of analog integrated circuits, in particular to a high-speed successive approximation analog-to-digital converter. The trigger of successive approximation logic unit to replace the existing latch successiveapproximation logic unit, successive approximation logic unit is composed of two level trigger delay turned into a latch delay, thus greatly reducing the total delay of the successive approximation logic circuit, in order to improve the speed of the successive approximation analog-to-digital converter.

【技術實現步驟摘要】
一種高速逐次逼近型模數轉換器
本專利技術屬于模擬集成電路
，特別涉及一種高速逐次逼近型模數轉換器。
技術介紹
圖1為傳統的逐次逼近型模數轉換器，包括數模轉換器(DAC)101、比較器102、逐次逼近邏輯電路103、反饋控制邏輯電路(FeedbackControlLogic)104。逐次逼近邏輯電路103由數據寄存器1031以及移位寄存器1032組成。移位寄存器1032是由若干移位寄存器單元10321～1032n(n為自然數)組成的陣列，每個移位寄存單元有一個數據輸入端D，一個數據輸出端Q，一個時鐘輸入端CLK，一個復位輸入端Set。每一級移位寄存器器輸入端D接前一級移位寄存器器輸出端Q，每一個時鐘輸入端都接入所述移位寄存器的時鐘輸入。數據寄存器1031是由若干移位寄存器單元10311～1031n組成的陣列，每個數據寄存單元有一個數據輸入端D，一個數據輸出端Q，一個時鐘輸入端CLK，數據輸入端接比較器輸出端，其輸出端Q是模數轉化器的第n位輸出，同時接到反饋控制邏輯電路104。比較器102用來比較輸入信號的與參考電平的大小，與非門105用來檢測比較器是否完成比較。當比較器復位時，其輸出電平為邏輯1，與非門105輸出為邏輯0。當比較器完成第一次比較時，比較器差分輸出端一端為邏輯1，另一端為邏輯0，與非門輸出跳變為邏輯1，觸發移位寄存器1032，使得移位寄存器10321輸出端Q跳變為邏輯1，觸發數據寄存器10311，使得比較器的結果存入數據寄存器1031并鎖存。如果在與非門105輸出端跳變之前，移位寄存器第i-1(i＝1，…，n，n為自然數)位輸出端為高，第i位輸出端為低，那么在與非門105輸出跳變以后，移位寄存器第i位輸出端由低變為高，然后第i次比較的結果將由數據寄存器1031i鎖存。這個過程一直進行下去，移位寄存器1032的n位輸出依次跳變為高電平，數據寄存器1031i依次被觸發，存儲比較器的比較結果，直到第n位數據寄存器1031n完成存儲。此時數據寄存器1031的n位輸出就是該逐次逼近型模數轉換器的輸出。逐次逼近邏輯電路103的作用是產生逐次逼近序列，存儲比較器輸出結果。在這種結構下，數據從時鐘端到輸出至少經過兩級觸發器，其傳輸延時較大，限制了逐次逼近型模數轉換器的速度。
技術實現思路
針對上述存在問題或不足，為解決現有逐次逼近型模數轉換器速度較低的問題，本專利技術提供了一種高速逐次逼近型模數轉換器，提高了逐次逼近型模數轉換器的速度。技術方案具體如下：一種高速逐次逼近型模數轉換器，如圖2所示包括：數模轉換器(DAC)201、反饋控制邏輯電路(FeedbackControlLogic)202、比較器203、逐次逼近邏輯電路204和與非門205；數模轉換器201的輸入端與反饋控制邏輯電路202的輸出端相連；反饋邏輯電路202輸入端與逐次逼近邏輯電路輸出端相連；比較器203的輸入端與數模轉換器201的輸出端相連，逐次逼近邏輯電路204輸入端與比較器203輸出端以及與非門205輸出端相連；與非門205輸入端與比較器203輸出端相連。所述逐次逼近邏輯電路204由n個逐次逼近邏輯單元(SARcell)串聯組成，n≥2。逐次逼近邏輯單元SARcell，包括：鎖存器和控制時鐘產生電路。所述鎖存器包含第一、第二、第三、第四、第五、第六、第七、第八和第九晶體管；第一、第四、第五、第六晶體管為復位開關管；第一、第二、第三、第四晶體管為PMOS晶體管，第五、第六、第七、第八、第九晶體管為NMOS晶體管。第一、第二、第三、第四晶體管的源端連接到電源電位；第一晶體管與第四晶體管的柵端連接到第二邏輯門輸出信號端CLK2；第一晶體管的漏端連接到第二晶體管的漏端并耦合到第三晶體管的柵端；第三晶體管的漏端連接到第四晶體管的漏端并且耦合到第二晶體管的柵端；第二晶體管的源端為信號輸出端DP，第三晶體管的源端為信號輸出端DN；第五晶體管的漏端連接到第二晶體管的漏端，第六晶體管的漏端連接到第三晶體管的漏端，第五晶體管的柵端連接到第六晶體管的柵端并且與第四邏輯門輸出信號端CLK1相連；第七晶體管的漏端連接到第五晶體管的源端，第八晶體管的漏端連接到第六晶體管的源端，第七晶體管的柵端連接到輸入信號端VIP，第八晶體管的柵端連接到輸入信號端VIN，第九晶體管的漏端連接到第七晶體管的源端同時耦合到第八晶體管的源端，第九晶體管的漏端連接到地電位。所述控制時鐘產生電路包含第一、第二、第三、第四、第五、第六、第七邏輯門。第一邏輯門的兩個輸入端分別連接到使能信號輸入端EN、復位信號輸入端RST；第二邏輯門輸入端連接到第一邏輯門的輸出端，第二邏輯門輸出端為信號端CLK2；第三邏輯門的兩個輸入端分別連接到輸出信號端DP和DN，輸出端為信號端EOS；第四邏輯門輸入端連接到第三邏輯門輸出端，輸出端為信號端CLK1；第五邏輯門的兩個輸入端分別連接到輸入信號端CLK和第六邏輯門的輸出端；第六邏輯門的兩個輸入端分別連接到第五邏輯門的輸出端和第三邏輯門輸出信號端EOS；第七邏輯門的輸入端連接到第六邏輯門的輸出端，輸出端即為輸出信號端ENOUT。所述第一、第三、第五、第六邏輯門為與非邏輯門，第二、第四、第六邏輯門為非邏輯門。本專利技術通過將現有的觸發器型逐次逼近邏輯單元替換為鎖存器型逐次逼近邏輯單元，逐次逼近邏輯單元由原來的兩級觸發器延時變為一級鎖存器延時，從而大大降低了逐次逼近邏輯電路的總延時，以此提高逐次逼近型模數轉換器的速度。附圖說明圖1為現有的逐次逼近型模數轉換器示意圖；圖2為本專利技術的電路示意圖；圖3為實施例的逐次逼近邏輯單元的電路示意圖；圖4為實施例的電路示意圖。具體實施方式下面結合附圖和實施例詳細說明本專利技術。如圖3、圖4為實施例的8位高速逐次逼近型模數轉換器及逐次逼近邏輯單元的結構示意圖。參見圖4，高速逐次逼近型模數轉換器包括：數模轉換器401、反饋控制邏輯電路402、比較器403、逐次逼近邏輯電路404、與非門405；數模轉換器401的輸入端與反饋控制邏輯電路402的輸出端相連；反饋邏輯電路402輸入端與逐次逼近邏輯電路404輸出端相連；比較器403的輸入端與數模轉換器401的輸出端相連，逐次逼近邏輯電路404輸入端與比較器403輸出端以及與非門405輸出端相連；與非門405輸入端與比較器403輸出端相連。逐次逼近邏輯電路404是由8個逐次逼近邏輯單元組成的陣列。每個逐次逼近邏輯單元包含一對差分輸入端VIP、VIN，一個時鐘輸入端CLK，一個使能信號輸入EN，一個復位信號輸入端RST，一對差分數據輸出端DP、DN和一個鎖存結束信號輸出端ENOUT。輸入信號采樣時鐘SAMP經過反相器后的信號SAMP_B作為復位信號接逐次逼近邏輯單元復位信號輸入端RST和第一級逐次逼近邏輯單元使能信號輸入EN。比較器403的輸出端DCMP、DCMN分別接到8個逐次逼近邏輯單元的差分輸入端VIP、VIN，與非門405輸入接比較器輸出端DCMP、DCMN，用來檢測比較器是否完成比較，與非門405輸出端EOL作為該逐次逼近邏輯結構404的時鐘信號接逐次逼近邏輯單元時鐘輸入端CLK，當比較器403完成第一次比較時，EN1由邏輯0跳變為邏輯1，觸發逐次逼近邏輯單元4041，使得比較器結果存入逐本文檔來自技高網...

【技術保護點】
一種高速逐次逼近型模數轉換器，包括數模轉換器DAC、反饋控制邏輯電路、比較器、逐次逼近邏輯電路和與非門，其特征在于：數模轉換器的輸入端與反饋控制邏輯電路的輸出端相連；反饋邏輯電路輸入端與逐次逼近邏輯電路輸出端相連；比較器的輸入端與數模轉換器的輸出端相連，逐次逼近邏輯電路輸入端與比較器輸出端以及與非門輸出端相連；與非門輸入端與比較器輸出端相連；所述逐次逼近邏輯電路由n個逐次逼近邏輯單元串聯組成，n≥2；所述逐次逼近邏輯單元，包括鎖存器和控制時鐘產生電路；所述鎖存器包含第一、第二、第三、第四、第五、第六、第七、第八和第九晶體管；第一、第二、第三、第四晶體管為PMOS晶體管，第五、第六、第七、第八、第九晶體管為NMOS晶體管；第一、第二、第三、第四晶體管的源端連接到電源電位；第一晶體管與第四晶體管的柵端連接到第二邏輯門輸出信號端CLK2；第一晶體管的漏端連接到第二晶體管的漏端并耦合到第三晶體管的柵端；第三晶體管的漏端連接到第四晶體管的漏端并且耦合到第二晶體管的柵端；第二晶體管的源端為信號輸出端DP，第三晶體管的源端為信號輸出端DN；第五晶體管的漏端連接到第二晶體管的漏端，第六晶體管的漏端連接到第三晶體管的漏端，第五晶體管的柵端連接到第六晶體管的柵端并且與第四邏輯門輸出信號端CLK1相連；第七晶體管的漏端連接到第五晶體管的源端，第八晶體管的漏端連接到第六晶體管的源端，第七晶體管的柵端連接到輸入信號端VIP，第八晶體管的柵端連接到輸入信號端VIN，第九晶體管的漏端連接到第七晶體管的源端同時耦合到第八晶體管的源端，第九晶體管的漏端連接到地電位；所述控制時鐘產生電路包含第一、第二、第三、第四、第五、第六、第七邏輯門。第一邏輯門的兩個輸入端分別連接到使能信號輸入端EN、復位信號輸入端RST；第二邏輯門輸入端連接到第一邏輯門的輸出端，第二邏輯門輸出端為信號端CLK2；第三邏輯門的兩個輸入端分別連接到輸出信號端DP和DN，輸出端為信號端EOS；第四邏輯門輸入端連接到第三邏輯門輸出端，輸出端為信號端CLK1；第五邏輯門的兩個輸入端分別連接到輸入信號端CLK和第六邏輯門的輸出端；第六邏輯門的兩個輸入端分別連接到第五邏輯門的輸出端和第三邏輯門輸出信號端EOS；第七邏輯門的輸入端連接到第六邏輯門的輸出端，輸出端即為輸出信號端ENOUT；所述第一、第三、第五、第六邏輯門為與非邏輯門，第二、第四、第六邏輯門為非邏輯門。...

【技術特征摘要】
1.一種高速逐次逼近型模數轉換器，包括數模轉換器DAC、反饋控制邏輯電路、比較器、逐次逼近邏輯電路和與非門，其特征在于：數模轉換器的輸入端與反饋控制邏輯電路的輸出端相連；反饋邏輯電路輸入端與逐次逼近邏輯電路輸出端相連；比較器的輸入端與數模轉換器的輸出端相連，逐次逼近邏輯電路輸入端與比較器輸出端以及與非門輸出端相連；與非門輸入端與比較器輸出端相連；所述逐次逼近邏輯電路由n個逐次逼近邏輯單元串聯組成，n≥2；所述逐次逼近邏輯單元，包括鎖存器和控制時鐘產生電路；所述鎖存器包含第一、第二、第三、第四、第五、第六、第七、第八和第九晶體管；第一、第二、第三、第四晶體管為PMOS晶體管，第五、第六、第七、第八、第九晶體管為NMOS晶體管；第一、第二、第三、第四晶體管的源端連接到電源電位；第一晶體管與第四晶體管的柵端連接到第二邏輯門輸出信號端CLK2；第一晶體管的漏端連接到第二晶體管的漏端并耦合到第三晶體管的柵端；第三晶體管的漏端連接到第四晶體管的漏端并且耦合到第二晶體管的柵端；第二晶體管的源端為信號輸出端DP，第三晶體管的源端為信號輸出端DN；第五晶體管的漏端連接到第二晶體管的漏端，第六晶體管的漏端連接到第三晶...

【專利技術屬性】
技術研發人員：李靖，張茂林，孫廳，寧寧，
申請(專利權)人：電子科技大學，
類型：發明
國別省市：四川,51