一種基于FPGA的背照式CCD47-10驅(qū)動電路制造技術(shù)

一種基于FPGA的背照式CCD47-10驅(qū)動電路，采用雙通道模式輸出驅(qū)動時序時。控制模塊通過接收控制命令，設(shè)置積分時間以及選擇工作模式。驅(qū)動電路采用FPGA-XC3S400設(shè)計時序發(fā)生器，EL7457設(shè)計驅(qū)動器，以及開關(guān)電源(DCDC)和線性電源(LDO)設(shè)計電壓偏置電路，并使用VHDL硬俘描述語言完成邏輯電路設(shè)計，運(yùn)行穩(wěn)定可靠，便于維護(hù)管理。

【技術(shù)實現(xiàn)步驟摘要】
一種基于FPGA的背照式CCD47-10驅(qū)動電路所屬
本專利技術(shù)涉及一種基于FPGA的背照式CCD47-10驅(qū)動電路，適用于電子領(lǐng)域。
技術(shù)介紹
根據(jù)結(jié)構(gòu)和工藝的不同，CCD分為前照式和背照式。前照式ccD中光線從電極一面入射，CCD的量子效率低，短波響應(yīng)差，在很多方面滿足不了探測和成像要求。而背照式CCD中，光線從無電極的背面入射，量子效率高，對短波也有比較好的響應(yīng)靈敏度。背照式CCD對微光和短波的探測成像有著重要的應(yīng)用意義。驅(qū)動信號控制CCD的積分時間、電荷收集和電荷轉(zhuǎn)移，對CCD的輸出信號質(zhì)量影響很大，是CCD成像系統(tǒng)設(shè)計的關(guān)鍵部分。幾種常用的驅(qū)動時序產(chǎn)生方法包括：直接數(shù)字電路驅(qū)動法、單片機(jī)驅(qū)動法、EPROM驅(qū)動法、可編程邏輯器件法等。直接數(shù)字電路驅(qū)動法可以獲得高速的驅(qū)動頻率，但是邏輯設(shè)計比較復(fù)雜，誦試較難；采用單片機(jī)設(shè)計可以靈活調(diào)節(jié)時序，編程簡單，但驅(qū)動頻率較低；EPROM驅(qū)動法結(jié)構(gòu)簡單明確，調(diào)試簡便，缺點是結(jié)構(gòu)尺寸較大。FPGA是第四代可編程邏輯器件，它將定制ASIC的高集成度、商性能的優(yōu)點與用戶可編程器件韻方便靈活的特點結(jié)合在一起，具有前幾種產(chǎn)生時序方法的優(yōu)點，又能避免他們的缺點。
技術(shù)實現(xiàn)思路
本專利技術(shù)提出了一種基于FPGA的背照式CCD47-10驅(qū)動電路，驅(qū)動電路采用FPGA-XC3S400設(shè)計時序發(fā)生器，EL7457設(shè)計驅(qū)動器，以及開關(guān)電源(DCDC)和線性電源(LDO)設(shè)計電壓偏置電路，并使用VHDL硬俘描述語言完成邏輯電路設(shè)計。本專利技術(shù)所采用的技術(shù)方案是：所述驅(qū)動電路的控制模塊通過接收控制命令，設(shè)置積分時間以及選擇工作模式。積分時間模塊通過設(shè)置CCD的感光積分時間，實現(xiàn)CCD感光陣列的電荷積累。在單通道或雙通道模式下，時序產(chǎn)生電路產(chǎn)生CCD所需的驅(qū)動時序，輸入驅(qū)動芯片ElM57。由電壓偏置電路提供電平參考，使EL7457輸出的驅(qū)動脈沖滿足CCD47-l0驅(qū)動脈沖的電平要求，實現(xiàn)對積累電荷的轉(zhuǎn)移輸出。所述控制模塊接收上一級系統(tǒng)發(fā)送的命令，使用狀態(tài)機(jī)完成對命令的解析，實現(xiàn)成像控制、積分時間和工作模式設(shè)置。命令字格式為：同步頭(FDFD)，命令，參數(shù)，同步尾(FBFB)，均為16位數(shù)據(jù)。接收到同步頭FDFD時，則表明后面的兩個16位數(shù)為有效命令。如果命令為O00l或0002，則通過使能信號實現(xiàn)控制驅(qū)動電路開始或結(jié)束工作；如果命令是0003，則讀取第三個字，傳遞給積分時間控制模塊，設(shè)置積分時間；如果命令是0004，則根據(jù)第三個字的命令，切換時序產(chǎn)生的進(jìn)程模塊，選擇單通道或者雙通道模式輸出驅(qū)動時序；讀取到同步尾FBFB，則表明一次命令控制結(jié)束。在不設(shè)置時，電路默認(rèn)處于不工作狀態(tài)，采用單通道輸出模式，積分時間為0。通過控制模塊的設(shè)計，方便靈活的實現(xiàn)了電路控制和參數(shù)配置。所述驅(qū)動電路采用單通道輸出時，CCD47-10讀出速率采用典型值lMHz，使用VHDL進(jìn)行設(shè)計，通過3個進(jìn)程分別產(chǎn)生時序。每個進(jìn)程中的時序都是用計數(shù)器的相互配合，來實現(xiàn)驅(qū)動時序的周期、相位設(shè)計以及對下一個進(jìn)程的控制。設(shè)計中將所有時序都通過FPGA中的BUFG后，由引腳輸出。BUFG是的全局緩沖，通過它輸出的信號有更好的扇出能力，信號抖動和偏移都較小，提高了FPGA輸出時序脈沖的質(zhì)量。所述驅(qū)動電路采用雙通道模式輸出驅(qū)動時序時。只需要將單通道輸出模式下，像素轉(zhuǎn)移時序中的第一相和第二相進(jìn)行交換，就可以實現(xiàn)水平讀出時，像素分別向左右轉(zhuǎn)移。雙通道模式下需要由不同于單通道模式時的進(jìn)程，來控制一幀有效時間和行轉(zhuǎn)移信號的周期。和單通道模式一樣采用3個進(jìn)程，通過計數(shù)器實現(xiàn)時序輸出。由于雙通道輸出時，每一行的像素是由CCD兩邊分別讀出，所以一幀圖像的像素轉(zhuǎn)移時間只有單通道輸出時的一半左右，讀出一幀圖像的信號需要656.8702ms。所述驅(qū)動電路的電源模塊采用28V母線電源供電。由于LD0在輸人輸出端壓差較大時，轉(zhuǎn)換效率低，有很高的發(fā)熱功率，不能穩(wěn)定可靠地輸出電壓。所以使用開關(guān)電源(DCDC)L480芯片進(jìn)行一級降壓變換。LB480為高性能DCDC，可以通過外部的反饋電阻進(jìn)行輸出電壓的調(diào)節(jié)，且輸出電壓范圍為0.79-20V，能滿足使用要求。由于DCDC的輸出電壓紋波較大，不能直接給電路供電，所以需要經(jīng)過線性穩(wěn)壓電源進(jìn)行二次變換，LDO可以直接輸出穩(wěn)定的電壓。使用的LDO包括LP3879，LM2940-10，LM2940-12，LM2940-15。本專利技術(shù)的有益效果是：驅(qū)動電路采用FPGA-XC3S400設(shè)計時序發(fā)生器，EL7457設(shè)計驅(qū)動器，以及開關(guān)電源(DCDC)和線性電源(LDO)設(shè)計電壓偏置電路，并使用VHDL硬俘描述語言完成邏輯電路設(shè)計，運(yùn)行穩(wěn)定可靠，便于維護(hù)管理。附圖說明下面結(jié)合附圖和實施例對本專利技術(shù)進(jìn)一步說明。圖1是本專利技術(shù)的動電路結(jié)構(gòu)框圖。圖2是本專利技術(shù)的態(tài)轉(zhuǎn)換過程圖。圖3是本專利技術(shù)的單通道模式電路結(jié)構(gòu)圖。圖4是本專利技術(shù)的壓偏置電路原理圖。具體實施方式下面結(jié)合附圖和實施例對本專利技術(shù)作進(jìn)一步說明。如圖1，驅(qū)動電路的控制模塊通過接收控制命令，設(shè)置積分時間以及選擇工作模式。積分時間模塊通過設(shè)置CCD的感光積分時間，實現(xiàn)CCD感光陣列的電荷積累。在單通道或雙通道模式下，時序產(chǎn)生電路產(chǎn)生CCD所需的驅(qū)動時序，輸入驅(qū)動芯片ElM57。由電壓偏置電路提供電平參考，使EL7457輸出的驅(qū)動脈沖滿足CCD47-l0驅(qū)動脈沖的電平要求，實現(xiàn)對積累電荷的轉(zhuǎn)移輸出。如圖2，控制模塊接收上一級系統(tǒng)發(fā)送的命令，使用狀態(tài)機(jī)完成對命令的解析，實現(xiàn)成像控制、積分時間和工作模式設(shè)置。命令字格式為：同步頭(FDFD)，命令，參數(shù)，同步尾(FBFB)，均為16位數(shù)據(jù)。接收到同步頭FDFD時，則表明后面的兩個16位數(shù)為有效命令。如果命令為O00l或0002，則通過使能信號實現(xiàn)控制驅(qū)動電路開始或結(jié)束工作；如果命令是0003，則讀取第三個字，傳遞給積分時間控制模塊，設(shè)置積分時間；如果命令是0004，則根據(jù)第三個字的命令，切換時序產(chǎn)生的進(jìn)程模塊，選擇單通道或者雙通道模式輸出驅(qū)動時序；讀取到同步尾FBFB，則表明一次命令控制結(jié)束。在不設(shè)置時，電路默認(rèn)處于不工作狀態(tài)，采用單通道輸出模式，積分時間為0。通過控制模塊的設(shè)計，方便靈活的實現(xiàn)了電路控制和參數(shù)配置。如圖3，驅(qū)動電路采用單通道輸出時，CCD47-10讀出速率采用典型值lMHz，使用VHDL進(jìn)行設(shè)計，通過3個進(jìn)程分別產(chǎn)生時序。每個進(jìn)程中的時序都是用計數(shù)器的相互配合，來實現(xiàn)驅(qū)動時序的周期、相位設(shè)計以及對下一個進(jìn)程的控制。設(shè)計中將所有時序都通過FPGA中的BUFG后，由引腳輸出。BUFG是的全局緩沖，通過它輸出的信號有更好的扇出能力，信號抖動和偏移都較小，提高了FPGA輸出時序脈沖的質(zhì)量。驅(qū)動電路采用雙通道模式輸出驅(qū)動時序時。只需要將單通道輸出模式下，像素轉(zhuǎn)移時序中的第一相和第二相進(jìn)行交換，就可以實現(xiàn)水平讀出時，像素分別向左右轉(zhuǎn)移。雙通道模式下需要由不同于單通道模式時的進(jìn)程，來控制一幀有效時間和行轉(zhuǎn)移信號的周期。和單通道模式一樣采用3個進(jìn)程，通過計數(shù)器實現(xiàn)時序輸出。由于雙通道輸出時，每一行的像素是由CCD兩邊分別讀出，所以一幀圖像的像素轉(zhuǎn)移時間只有單通道輸出時的一半左右，讀出一幀圖像的信號需要656.8702ms。如圖4，驅(qū)動電路的電源模塊采用28本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點】
一種基于FPGA的背照式CCD47?10驅(qū)動電路，其特征是：所述驅(qū)動電路的控制模塊通過接收控制命令，設(shè)置積分時間以及選擇工作模式，積分時間模塊通過設(shè)置CCD的感光積分時間，實現(xiàn)CCD感光陣列的電荷積累。

【技術(shù)特征摘要】
1.一種基于FPGA的背照式CCD47-10驅(qū)動電路，其特征是：所述驅(qū)動電路的控制模塊通過接收控制命令，設(shè)置積分時間以及選擇工作模式，積分時間模塊通過設(shè)置CCD的感光積分時間，實現(xiàn)CCD感光陣列的電荷積累。2.根據(jù)權(quán)利要求1所述的一種基于FPGA的背照式CCD47-10驅(qū)動電路，其特征是：在單通道或雙通道模式下，時序產(chǎn)生電路產(chǎn)生CCD所需的驅(qū)動時序，輸入驅(qū)動芯片ElM57，由電壓偏置電路提供電平參考，使EL7457輸出的驅(qū)動脈沖滿足CCD47-l0驅(qū)動脈沖的電平要求，實現(xiàn)對積累電荷的轉(zhuǎn)移輸出。3.根據(jù)權(quán)利要求1所述的一種基于FPGA的背照式CCD47-10驅(qū)動電路，其特征是：所述控制模塊接收上一級系統(tǒng)發(fā)送的命令，使用狀態(tài)機(jī)完成對命令的解析，實現(xiàn)成像控制、積分時間和...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：韓會義，
申請(專利權(quán))人：韓會義，
類型：發(fā)明
國別省市：遼寧,21