半導體集成電路制造技術

本發明專利技術的實施例涉及一種半導體集成電路。該半導體集成電路包括襯底、第一晶體管和第一圖案化的導電層。第一晶體管具有在襯底中的源極區域、漏極區域以及在襯底上的柵極區域。第一圖案化的導電層電連接至第一晶體管的漏極區域。第一圖案化的導電層包括第一區段、第二區段和可熔器件。

Semiconductor integrated circuit

Embodiments of the present invention relate to a semiconductor integrated circuit. The semiconductor integrated circuit includes a substrate, a first transistor, and a first patterned conductive layer. The first transistor has a source region, a drain region in the substrate, and a gate region on the substrate. The first patterned conductive layer is electrically connected to the drain region of the first transistor. The first patterned conductive layer includes a first section, a second section, and a fusible device.

【技術實現步驟摘要】
半導體集成電路
本專利技術的實施例總體涉及半導體領域，更具體地，涉及半導體集成電路。
技術介紹
在集成電路的發展階段中，控制電路(諸如中央處理單元(CPU)或微處理器)的應用程序被寫入只讀存儲器(ROM)中。隨后，在制造階段，制造控制電路同時該程序存儲在ROM中。可通過光刻掩蔽制造ROM，以使記錄的數據由特定的光刻掩模結構限定。此外，每個存儲單元均由晶體管構成。在此單元中記憶的二進制數據通過在用于耗盡或增強的注入操作期間晶體管已經被掩蔽或未被掩蔽的事實限定。然后，測試集成電路。如果集成電路的應用是相當復雜的一種，則在程序中易于出現錯誤。為了改正該錯誤，再次制造集成電路可能是有必要的，這包括控制電路和更正的新程序。這意味著使用新一組的掩膜，因此導致相對高的成本和冗長的操作。為了提供集成電路設計的靈活性，隨機存取存儲器(RAM)用于存儲控制電路的應用程序。應用程序的錯誤可在RAM中被改正，然后經更正的程序可被發送至ROM以完成集成電路。相比于改變ROM構造，使用附加的RAM可節省時間和成本。然而，附加的RAM不可避免地會占用一定空間或面積，這增大了集成電路的尺寸。此外，需要附加的外圍電路以控制或支持附加的RAM，這使電路設計和電源管理復雜化。
技術實現思路
根據本專利技術的一個方面，提供了一種半導體集成電路，包括：襯底；第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管的每一個均具有在在所述襯底中的源極區域、漏極區域以及在所述襯底上的柵極區域；第一圖案化的導電層，位于所述第一晶體管和所述第二晶體管上方且具有第一部分和第二部分，所述第一圖案化的導電層的第一部分電連接至所述第一晶體管的漏極區域，所述第一圖案化的導電層的第二部分電連接至所述第二晶體管的漏極區域，所述第一圖案化的導電層的第一部分和第二部分彼此隔離；第二圖案化的導電層，位于所述第一圖案化的導電層上方；存儲元件，位于所述第一圖案化的導電層的第一部分與所述第二圖案化的導電層之間；以及第一導電元件，位于所述第一圖案化的導電層的第二部分與所述第二圖案化的導電層之間。根據本專利技術的另一方面，提供了一種半導體集成電路，包括：襯底；第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管的每一個均具有在所述襯底中的源極區域、漏極區域以及在所述襯底上的柵極區域；第一圖案化的導電層，位于所述第一晶體管和所述第二晶體管上方且至少具有第一部分和第二部分，所述第一圖案化的導電層的第一部分電連接至所述第一晶體管的漏極區域，所述第一圖案化的導電層的第二部分電連接至所述第二晶體管的漏極區域，所述第一圖案化的導電層的第一部分和第二部分彼此隔離；第二圖案化的導電層，位于所述第一圖案化的導電層上方；以及存儲元件，位于所述第一圖案化的導電層的第一部分與所述第二圖案化的導電層之間，其中，所述第一圖案化的導電層的第二部分的至少一部分與所述第二圖案化的導電層隔離。根據本專利技術的又一方面，提供了一種半導體集成電路，包括：襯底；第一晶體管，具有在所述襯底中的源極區域、漏極區域以及在所述襯底上的柵極區域；第一圖案化的導電層，電連接至所述第一晶體管的漏極區域，所述第一圖案化的導電層包括第一區段、第二區段和可熔器件。附圖說明當結合附圖進行閱讀時，根據下面詳細的描述可以最佳地理解本專利技術的方面。應該強調的是，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚地討論，各個部件的尺寸可以任意地增加或減少。圖1A是示出了根據一些實施例的集成電路的框圖。圖1B是示出了如在圖1A中示出的存儲器件的存儲單元的示意圖。圖1C是示出了如在圖1B中示出的存儲單元的陣列的示意圖。圖1D是示出了如在圖1C中示出的存儲單元的陣列的半導體結構的示意圖。圖2A是示出了根據一些實施例的另一個集成電路的框圖。圖2B是示出了如在圖2A中示出的存儲器件的一列存儲單元的示意圖。圖2C是示出了根據一些實施例的如在圖2B中示出的存儲單元的陣列的半導體結構的示意圖。圖2D是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。圖2E是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。圖2F是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。圖2G是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。圖2H是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。圖2I是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。圖2J是示出了根據一些實施例的如在圖2B中示出的存儲單元的另一個半導體結構的示意圖。圖3A是示出了根據一些實施例的另一個集成電路的框圖。圖3B是示出了如在圖3A中示出的存儲器件的一列存儲單元的示意圖。圖4是示出了根據一些實施例的另一個集成電路的框圖。具體實施方式以下公開內容提供了許多用于實現本專利技術的不同特征的不同實施例或實例。以下描述組件和布置的具體實例以簡化本專利技術。當然，這些僅僅是實例而不旨在限制。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接觸形成的實施例，并且也可以包括其中可以在第一部件和第二部件之間形成額外的部件，使得第一和第二部件可以不直接接觸的實施例。而且，本專利技術在各個實例中可以重復參考數字和/或字母。該重復是出于簡明和清楚的目的，而其本身并未指示所討論的各個實施例和/或配置之間的關系。而且，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對位置術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，并且本文使用的空間相對描述符可以同樣地作相應的解釋。圖1A是示出了根據一些實施例的集成電路的框圖。參照圖1A，半導體集成電路1包括存儲器件R1、外圍器件P1、外圍電路P2和其他電路O1。該半導體集成電路1可包括例如用于控制一個或多個外圍器件P1(諸如硬盤驅動器等)的處理器、微處理器等。存儲器件R1用作半導體集成電路1中的內部存儲。存儲器件R1可包含用于存儲數據的存儲單元陣列。包括行和列譯碼器電路的外圍電路P2連接至該存儲單元陣列以響應于外部地址來訪問存儲單元。存儲器件R1可包括隨機存取存儲器(RAM)。圖1B是示出了如在圖1A中示出的存儲器的存儲單元R1的陣列的示意圖。再次參照圖1B，存儲器件R1可包含用于存儲數據的隨機存取存儲器(RAM)單元RAC1的陣列。為了示出，該存儲器件R1包括3×5的RAM單元RAC1陣列。在一些實施例中，RAM單元RAC1的陣列可擴大。圖1C是示出了如在圖1B中示出的陣列的一個存儲單元RAC1示意圖。參照圖1C，RAM單元RAC1包括晶體管TR和存儲元件132。晶體管TR具有柵極11、源極12和漏極13。存儲元件132的一個端部電連接至位線BL，并且存儲元件132的另一個端部電連接至晶體管TR的漏極13。晶體管TR的柵極11電連接至字線WL，并且晶體管TR的源極電連接至源極線SL。存儲元件1本文檔來自技高網...

【技術保護點】
一種半導體集成電路，包括：襯底；第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管的每一個均具有在在所述襯底中的源極區域、漏極區域以及在所述襯底上的柵極區域；第一圖案化的導電層，位于所述第一晶體管和所述第二晶體管上方且具有第一部分和第二部分，所述第一圖案化的導電層的第一部分電連接至所述第一晶體管的漏極區域，所述第一圖案化的導電層的第二部分電連接至所述第二晶體管的漏極區域，所述第一圖案化的導電層的第一部分和第二部分彼此隔離；第二圖案化的導電層，位于所述第一圖案化的導電層上方；存儲元件，位于所述第一圖案化的導電層的第一部分與所述第二圖案化的導電層之間；以及第一導電元件，位于所述第一圖案化的導電層的第二部分與所述第二圖案化的導電層之間。

【技術特征摘要】
2015.12.16 US 14/971,4611.一種半導體集成電路，包括：襯底；第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管的每一個均具有在在所述襯底中的源極區域、漏極區域以及在所述襯底上的柵極區域；第一圖案化的導電層，位于所述第一晶體管和所述第二晶體管上方且具有第一部分和第二部分，所述第一圖案化的導電層的第一部分電連接至所述第一晶體管的漏極區域，所述第一圖案化的導電層的第二部分電連接至所述第二晶體管的漏極區域，所述第一圖案化的導電層的第一部分和第二部分彼此隔離；第二圖案化的導電層，位于所述第一圖案化的導電層上方；存儲元件，位于所述第一圖案化的導電層的第一部分與所述第二圖案化的導電層之間；以及第一導電元件，位于所述第一圖案化的導電層的第二部分與所述第二圖案化的導電層之間。2.根據權利要求1所述的半導體集成電路，還包括：第三晶體管，具有在所述襯底中的源極區域、漏極區域以及在所述襯底上的柵極區域，其中，在所述第三晶體管上的所述第一圖案化的導電層還包括電連接至所述第三晶體管的漏極區域的第三部分，其中，所述第一圖案化的導電層的第一部分、第二部分和第三部分彼此隔離。3.根據權利要求2所述的半導體集成電路，其中，所述第一圖案化的導電層的整個第三部分與所述第二圖案化的導電層隔離。4.根據權利要求2所述的半導體集成電路，其中，所述第一圖案化的導電層的第三部分的至少一部分與所述第二圖案化的導電層隔離。5.根據權利要求4所述的半導體集成電路，其中...

【專利技術屬性】
技術研發人員：林楷竣，池育德，李嘉富，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：中國臺灣,71