靜電防護電路及其可控硅整流器制造技術

本發明專利技術涉及一種用于靜電防護的可控硅整流器，包括襯底、深埋層、第一類型阱區、第二類型阱區、第一類型摻雜區和第二類型摻雜區。第一類型阱區包括互相間隔的第一子阱區和第二子阱區。第二類型阱區介于第一子阱區和第二子阱區之間以將二者隔離，其中第二類型阱區的橫向尺寸與可控硅整流器的觸發電壓和保持電壓關聯。第一類型摻雜區位于第一類型阱區的表面，包括第一至第四摻雜區，第一和第二摻雜區位于該第一類型阱區的表面的兩側，第三和第四摻雜區分別與第二類型阱區的頂部兩側相鄰。第二類型摻雜區位于第一類型阱區的表面，包括第五和第六摻雜區，第五摻雜區間隔地位于該第一和第三摻雜區之間，第六摻雜區間隔地位于第二和第四摻雜區之間。

Electrostatic protection circuit and thyristor rectifier

The present invention relates to a silicon controlled rectifier for electrostatic protection, comprising a substrate, a buried layer, a first type well region, a second type well region, a first type doped region, and a second type doped region. The first type well region includes a first sub well region and a second sub well region spaced from each other. The second type well region is interposed between the first sub trap region and the second sub well region to isolate the two, wherein the transverse dimension of the second type well region is associated with the trigger voltage and the holding voltage of the thyristor rectifier. The surface of the first type doped region is located in the first type well region, including the first to the fourth doped region, the first and the second doped region is located in the first type well region surface on both sides of the third and fourth doping area respectively with the top second type well region adjacent to both sides. The surface of the second type doped region is located in the first type well region, including the fifth and the sixth doped region, a fifth doped region located in the interval between the first and third doped region, a sixth doped region spaced between second and fourth doping area.

【技術實現步驟摘要】
靜電防護電路及其可控硅整流器
本專利技術涉及靜電防護，尤其是涉及一種靜電防護電路及其可控硅整流器。
技術介紹
隨著半導體工藝尺寸的不斷縮小以及面對日益復雜的應用環境，集成電路(IC)受到靜電放電(ESD)損壞的威脅越來越大。靜電放電過程的瞬態電流可以達到幾安培乃至數十安培，倘如果有相應的ESD防護措施或者防護不足，很容易造成芯片的永久性失效或者潛在性失效。對于汽車電子來說，這可能是以生命為代價的。據數據統計，37％的IC失效是由于ESD造成的，每年造成對半導體工業造成的損失以數十億美元計。因此提高IC的片上靜電防護能力對芯片的可靠性有著重大的意義。ESD防護器件在電路中作用是當ESD事件來臨時，器件迅速導通以形成一個低阻放電通路來泄放ESD電流，同時將器件上的電壓鉗制在一個較低的水平，以避免擊穿內部芯片。而當ESD事件消失時，此器件迅速關閉，處于一個高阻區，以避免。對內部電路造成影響。典型ESD器件的電流-電壓曲線如圖1所示。芯片正常工作時，ESD器件處于關閉狀態，此時其等效狀態相當于斷路；當ESD器件上的電壓逐漸增大到Vt1之后，其開始導通，并且隨著電流的增大，電壓開始降低(稱其為回退效應，Snapback)；當電壓達到保持電壓Vh之后，電壓開始緩慢上升，電流迅速增加，此時器件處于放電區；當電流繼續增大最終由于熱效應導致器件二次擊穿時，器件將永久失效。此時的電流It2稱作二次擊穿電流，是ESD器件防護能力的標志。在ESD器件的設計過程中，Vt1，Vh以及It2都是一些重要的參數。首先要根據核心芯片的要求確定設計窗口，如圖1所示。Vt1必須要小于芯片的擊穿電壓BV，這里的BV包括柵極擊穿電壓BVGS和漏極擊穿電壓BVDS；同時為了避免閂鎖效應，Vh必須要大于電源電壓VDD。此處的ESD設計窗口定為[3.3V,9V]。由于可控硅整流器(SiliconControlledRectifier,SCR)高效率的ESD防護性能，其在ESD防護中被廣泛采用。但是由于普通SCR器件特性的固有缺陷，導致其不能直接用于汽車電子的ESD防護。具體來說，汽車電子常用的BCD工藝中的SCR的IV特性由于較高的觸發電壓Vt和極低的保持電壓Vh使得其往往不能滿足汽車電子芯片的設計窗口，從而不能在汽車電子芯片中利用SCR來做高效率的靜電防護。CMOS工藝中的SCR結構如圖2所示，在陽極Anode和陰極Cathode之間形成一個P+/NW/PW/N+的四層結構，其中NW是N阱，PW是P阱，P+是P摻雜區，N+是N摻雜區。這四層結構構成了兩個寄生的三極管，其等效電路如圖3所示。正是由于這兩個寄生的三極管構成的正反饋環路，才使其具有極高的電流增益，為從陽極到陰極的正向ESD脈沖提供防護。當陽極上出現足夠高的ESD脈沖時，NW/PW構成的PN結被反向擊穿，產生電流，當N阱電阻上的電壓值大于P+/NW結的導通電壓0.7V時，寄生的PNP管導通。隨著電流的增加，PW與N+(Kn端)之間的電壓逐漸增大，當其達到PW/N+結的正向導通電壓0.7V時，寄生的NPN管此時也導通，兩個三極管構成一個正反饋環路，SCR結構開啟。此時，陽極電壓從觸發電壓Vt1開始下降，進入一個回溯階段，經過此負阻區之后，陽極電壓達到保持電壓Vh，SCR由此進入平穩的放電區，從而有效釋放ESD電流，直到器件因熱效應被二次擊穿。但是此處的SCR的擊穿電壓是由NW/PW構成的PN結的擊穿電壓決定的，在0.35umBCD工藝中，NW/PW結的擊穿電壓高達40V，顯然不適用于擊穿電壓為9V的內部芯片中。即便是采用在NW/PW上覆蓋一層N+采用NMOS觸發的SCR以及襯底觸發SCR也只能將SCR的Vt1降到10V左右，其器件參數也不易于調整，難以滿足應用要求。
技術實現思路
本專利技術所要解決的技術問題是提供一種用于靜電防護的可控硅整流器，可以一并實現觸發電壓和保持電壓的可調節性。本專利技術還提出一種使用可控硅整流器的靜電防護電路。本專利技術所提出的用于靜電防護的可控硅整流器包括襯底、深埋層、第一類型阱區、第二類型阱區、第一類型摻雜區和第二類型摻雜區。深埋層位于該襯底之上。第一類型阱區位于該深埋層之上，包括互相間隔的第一子阱區和第二子阱區。第二類型阱區位于該深埋層之上且介于該第一子阱區和該第二子阱區之間以將該第一子阱區和該第二子阱區隔離，其中該第二類型阱區的橫向尺寸與該可控硅整流器的觸發電壓和保持電壓關聯。第一類型摻雜區位于該第一類型阱區的表面，包括第一摻雜區、第二摻雜區、第三摻雜區和第四摻雜區，該第一摻雜區和該第二摻雜區位于該第一類型阱區的表面的兩側，該第三摻雜區和該第四摻雜區分別與該第二類型阱區的頂部兩側相鄰。第二類型摻雜區位于該第一類型阱區的表面，包括第五摻雜區和第六摻雜區，該第五摻雜區間隔地位于該第一摻雜區和該第三摻雜區之間，該第六摻雜區間隔地位于該第二摻雜區和該第四摻雜區之間。在本專利技術的一實施例中，上述的可控硅整流器還包括場氧化層，分別覆蓋該第一摻雜區和該第五摻雜區之間、該第五摻雜區和該第三摻雜區之間，該第四摻雜區和該第六摻雜區之間、該第六摻雜區和該第二摻雜區之間的第一類型阱區的表面，以及覆蓋該第二類型阱區的表面。在本專利技術的一實施例中，該第一摻雜區和該第五摻雜區連接該可控硅整流器的陽極端和陰極端之一，該第六摻雜區和該第四摻雜區連接該可控硅整流器的陽極端和陰極端之一。在本專利技術的一實施例中，該第一類型阱區為P阱，該第二類型阱區為N阱，第一類型摻雜區為P型摻雜區，該第二類型摻雜區N型摻雜區。在本專利技術的一實施例中，該第一類型阱區為N阱，該第二類型阱區為P阱，第一類型摻雜區為N型摻雜區，該第二類型摻雜區P型摻雜區。在本專利技術的一實施例中，該襯底為P型襯底，該深埋層為N型深埋層。在本專利技術的一實施例中，該襯底為N型襯底，該深埋層為P型深埋層。在本專利技術的一實施例中，該第二類型阱區的橫向尺寸與該可控硅整流器的觸發電壓滿足如下公式：其中q為電子電荷，NA為寬度為LA的區域內的阱摻雜濃度，εs為硅的介電常數。本專利技術還提出一種靜電防護電路，包括如上所述的可控硅整流器，該可控硅整流器連接在兩電壓端之間。在本專利技術的一實施例中，上述的靜電防護電路還包括二極管，連接在輸入/輸出端口與該電壓端之間。本專利技術由于采用以上技術方案，能夠實現較低的觸發電壓以及足夠高的保持電壓，并且觸發電壓和保持電壓均可調。使得在普通BCD工藝下，可控硅整流器也可以滿足芯片的ESD設計窗口，并且用于芯片的全芯片ESD防護。附圖說明為讓本專利技術的上述目的、特征和優點能更明顯易懂，以下結合附圖對本專利技術的具體實施方式作詳細說明，其中：圖1是典型的ESD防護器件的電流-電壓回退曲線。圖2是已知的可控硅整流器的半導體結構剖面圖。圖3是圖2所示可控硅整流器的等效電路圖。圖4是本專利技術一實施例的可控硅整流器半導體結構的剖面圖。圖5是圖4所示可控硅整流器的直流仿真結果。圖6是圖4所示可控硅整流器的瞬態仿真結果。圖7是本專利技術另一實施例的可控硅整流器半導體結構的剖面圖。圖8是本專利技術另一實施例的可控硅整流器半導體結構的剖面圖。圖9是本專利技術一實施例的全芯片靜電防護電路的基本結構。具體實施方式本專利技術的實施例描述用于靜電防護(ESD)的可控硅整流器。為了克本文檔來自技高網...

【技術保護點】
一種用于靜電防護的可控硅整流器，包括：襯底；深埋層，位于該襯底之上；第一類型阱區，位于該深埋層之上，包括互相間隔的第一子阱區和第二子阱區；第二類型阱區，位于該深埋層之上且介于該第一子阱區和該第二子阱區之間以將該第一子阱區和該第二子阱區隔離，其中該第二類型阱區的橫向尺寸與該可控硅整流器的觸發電壓和保持電壓關聯；第一類型摻雜區，位于該第一類型阱區的表面，包括第一摻雜區、第二摻雜區、第三摻雜區和第四摻雜區，該第一摻雜區和該第二摻雜區位于該第一類型阱區的表面的兩側，該第三摻雜區和該第四摻雜區分別與該第二類型阱區的頂部兩側相鄰；第二類型摻雜區，位于該第一類型阱區的表面，包括第五摻雜區和第六摻雜區，該第五摻雜區間隔地位于該第一摻雜區和該第三摻雜區之間，該第六摻雜區間隔地位于該第二摻雜區和該第四摻雜區之間。

【技術特征摘要】
1.一種用于靜電防護的可控硅整流器，包括：襯底；深埋層，位于該襯底之上；第一類型阱區，位于該深埋層之上，包括互相間隔的第一子阱區和第二子阱區；第二類型阱區，位于該深埋層之上且介于該第一子阱區和該第二子阱區之間以將該第一子阱區和該第二子阱區隔離，其中該第二類型阱區的橫向尺寸與該可控硅整流器的觸發電壓和保持電壓關聯；第一類型摻雜區，位于該第一類型阱區的表面，包括第一摻雜區、第二摻雜區、第三摻雜區和第四摻雜區，該第一摻雜區和該第二摻雜區位于該第一類型阱區的表面的兩側，該第三摻雜區和該第四摻雜區分別與該第二類型阱區的頂部兩側相鄰；第二類型摻雜區，位于該第一類型阱區的表面，包括第五摻雜區和第六摻雜區，該第五摻雜區間隔地位于該第一摻雜區和該第三摻雜區之間，該第六摻雜區間隔地位于該第二摻雜區和該第四摻雜區之間。2.如權利要求1所述的可控硅整流器，其特征在于，還包括場氧化層，分別覆蓋該第一摻雜區和該第五摻雜區之間、該第五摻雜區和該第三摻雜區之間，該第四摻雜區和該第六摻雜區之間、該第六摻雜區和該第二摻雜區之間的第一類型阱區的表面，以及覆蓋該第二類型阱區的表面。3.如權利要求1所述的可控硅整流器，其特征在于，該第一摻雜區和該第五摻雜區連...

【專利技術屬性】
技術研發人員：朱瑞，陳曉峰，李建峰，
申請(專利權)人：大唐恩智浦半導體有限公司，
類型：發明
國別省市：江蘇,32