處理器和指令控制方法技術(shù)

初始第一指令字（Ｉ１）至初始第三指令字（Ｉ３）由比特字段（Ｌ１１）和比特字段（Ｌ１２）至比特字段（Ｌ３１）和比特字段（Ｌ３２）所構(gòu)成。信息字（ＩＷ）是通過集中一部分屬于同一周期中所執(zhí)行的多個指令字的比特字段而構(gòu)成，所述比特字段組是初始第一指令字（Ｉ１）的比特字段（Ｌ１２）至初始第三指令字（Ｉ３）的比特字段（Ｌ３２）。處理器（１００）的指令譯碼器（１０３）通過分析信息字（ＩＷ）并將比特字段（Ｌ１１）至比特字段（Ｌ３１）與比特字段（Ｌ１２）至比特字段（Ｌ３２）相聯(lián)合而恢復(fù)初始第一指令字（Ｉ１）至初始第三指令字（Ｉ３）的結(jié)構(gòu)。這能夠在不降低指令執(zhí)行性能的情況下減小存儲器的消耗量。

【技術(shù)實現(xiàn)步驟摘要】
【國外來華專利技術(shù)】相關(guān)技術(shù)的交叉引用本申請基于2006年6月15日提交的日本專利申請No.2006-166077要求優(yōu)先權(quán)，該專利申請的公開內(nèi)容在此以引用的形式全文并入。
本專利技術(shù)涉及一種處理器和指令控制方法，更具體地涉及一種在不降低指令執(zhí)行性能的情況下能減少存儲器消耗量的處理器和指令控制方法。
技術(shù)介紹
可編程處理器在每個周期中從程序存儲器提取并執(zhí)行一個或多個指令字，在該可編程處理器中，為了改善寶貴的程序存儲器資源的使用，通常需要使用固定的指令字長。通常，取決于處理器的操作目的(operation?designation)的內(nèi)容，各指令在所需要的比特數(shù)(bit?count)X上有所不同。通常，處理器操作能被最有效地以指令字長X＝A+B×C+D+E[比特]來指示，其中A[比特]是操作碼的比特數(shù)，B[比特]是表達(dá)操作數(shù)中所指定的寄存器的數(shù)量所需的比特數(shù)，C是需要被指定的寄存器數(shù)，D[比特]是對指令的操作進(jìn)行修改的標(biāo)記的比特數(shù)，而E[比特]是即值字段(immediate?field)的比特數(shù)。例如考慮二元操作和一元操作。前者在C方面比后者大1，由此通常在用于各指令或各指令類型的最佳字長X方面不同。假定只有一種類型的固定指令字長Y可用。因此，在該情況下，如果對于給定的指令而X<Y，則在指令字中產(chǎn)生間隔(space)，而該-->間隔在正常情況下是不必要的，從而導(dǎo)致降低的程序存儲器的使用。另外，如果對于給定的指令而X>Y，則必須減少指令的比特數(shù)以便使X與Y匹配。這使用于處理器的指令的操作目的效率降低。在這種情況下，例如，日本專利特開No.8-95783(參考文獻(xiàn)1)公開了可變字長的可編程處理器，其設(shè)置有預(yù)定的基本字長并同時使用是基本字長整數(shù)倍的多種指令字長。在該情況下，能進(jìn)行指令集設(shè)計，以使得將雙倍字長分配給消耗較大比特數(shù)的指令，而將基本字長分配給除了上述指令以外的指令。因此，該技術(shù)在一定程度上改善了程序存儲器的使用，并且在不削弱固定指令字長的優(yōu)點的情況下，通過增加各指令設(shè)計中的自由度而促進(jìn)實現(xiàn)高性能的處理器，即，在程序存儲器空間中不產(chǎn)生空隙(gap)。另外，例如，日本專利特開No.5-150979(參考文獻(xiàn)2)公開了一種用于VLIW處理器的技術(shù)，其考慮到各個指令對于即值字段長度的需求之間的較大差異，不是增加字長類型的數(shù)量，而是具有專用的指令以指定即值字段的擴(kuò)展。
技術(shù)實現(xiàn)思路
本專利技術(shù)要解決的問題根據(jù)參考文獻(xiàn)1中所公開的相關(guān)技術(shù)，當(dāng)指令字長設(shè)定為預(yù)定基本字長Y的整數(shù)倍n×Y(n＝1、2、…)時，每個指令或每種類型的指令的最佳字長X不可避免地與基本字長的給定整數(shù)倍不同，從而導(dǎo)致以下的問題。即，如果小于x的字長n×Y中的一個最接近X的字長i×Y被選擇為給定類型的指令的字長，則X的比特數(shù)被減少x-(i×Y)比特，與X和i×Y之間的差值相對應(yīng)。這使處理器的操作目的效率降低(即降低指令執(zhí)行性能)。-->如果大于x的字長n×Y中的一個最接近X的字長j×Y被選擇為上述指令的字長，則存儲區(qū)的額外部分被(j×Y)-x比特?zé)o用地消耗掉。這降低了程序存儲器的使用(即增加了存儲器的消耗量)。根據(jù)參考文獻(xiàn)2中公開的另一相關(guān)技術(shù)，即使只有即值字段能被同一周期中的另一字的專用指令所擴(kuò)展，該技術(shù)仍是參考文獻(xiàn)1中的可變字長類型技術(shù)的一種，其具有兩種類型的指令字長，即單倍字長和雙倍字長。因此，該技術(shù)還是具有上述問題。本專利技術(shù)的目的是提供一種處理器和指令控制方法，其在不降低指令執(zhí)行性能的情況下減少存儲器的消耗量，而這正是現(xiàn)有技術(shù)中的問題。問題的解決方案本專利技術(shù)的一種處理器，其特征在于，在執(zhí)行的時候，分解信息字以及將每個指令字恢復(fù)成初始結(jié)構(gòu)(arrangement)，其中該信息字包括一組屬于同一周期中所執(zhí)行的多個指令字的某些比特字段。本專利技術(shù)的一種指令控制方法，其特征在于，包括在執(zhí)行的時候使處理器分解信息字以及將每個指令字恢復(fù)成初始結(jié)構(gòu)的步驟，其中該信息字包括一組屬于同一周期中所執(zhí)行的多個指令字的某些比特字段。本專利技術(shù)的效果本專利技術(shù)具有在不降低指令執(zhí)行性能的情況下能減少存儲器的消耗量的效果。這是因為處理器被配置為在執(zhí)行的時候、分解信息字以及將每個指令字恢復(fù)成初始結(jié)構(gòu)，其中該信息字包括一組屬于同一周期中所執(zhí)行的多個指令字的某些比特字段。-->附圖說明圖1是示出本專利技術(shù)的第一示例性實施例的結(jié)構(gòu)的框圖；圖2是示出本專利技術(shù)的第二示例性實施例的結(jié)構(gòu)的框圖；圖3是示出圖2中的指令譯碼器的結(jié)構(gòu)的框圖；圖4是示出圖3中的指令字恢復(fù)單元的結(jié)構(gòu)的框圖；圖5是用于說明初始指令字的格式的視圖；圖6A至6C是分別用于說明信息字的格式的實例的視圖；圖7是用于說明本專利技術(shù)的第二示例性實施例的操作的視圖；圖8是用于說明本專利技術(shù)的第三示例性實施例的操作的視圖；圖9是示出指令字恢復(fù)單元的操作的流程圖；和圖10是將指令字恢復(fù)單元的一部分的設(shè)置示出為本專利技術(shù)的第二示例性實施例的具體實例的框圖。具體實施方式接下來將參考附圖詳細(xì)地描述本專利技術(shù)的第一示例性實施例。圖1是示出本專利技術(shù)的第一示例性實施例的結(jié)構(gòu)的框圖。參考圖1，本專利技術(shù)的第一示例性實施例的處理器100包括指令譯碼器103，其分解信息字，并再現(xiàn)每個指令字的初始結(jié)構(gòu)，所述信息字包括一組屬于同一周期(例如在相同的管道階段(pipeline?stage))中所執(zhí)行的多個指令字的某些比特字段。初始第一指令字I1包括比特字段L11和比特字段L12。初始第二指令字I2包括比特字段L21和比特字段L22。初始第三指令字I3包括比特字段L31和比特字段L32。信息字IW包括屬于初始第一指令字I1的比特字段L12、屬于初始第二指令字I2的比特字段L22、和屬于初始第三指令字I3的比特字段L32。-->指令譯碼器103在同一周期中接收作為第一指令字的比特字段L11、作為第二指令字的比特字段L21、作為第三指令字的比特字段L31、和信息字IW。通過分別從初始第一字I1至第三指令字I3中去除形成信息字IW的比特字段L12至L32，而獲得被輸入到指令譯碼器103的第一字L11至第三指令字L31，該第一字L11至第三指令字L31也被稱作部分指令字。然后指令譯碼器103將信息字IW分解成比特字段L12、比特字段L22、和比特字段L32。指令譯碼器103通過合并比特字段L11與比特字段L12來恢復(fù)初始第一指令字I1的結(jié)構(gòu)。指令譯碼器103還通過合并比特字段L21與比特字段L22來恢復(fù)初始第二指令字I2的結(jié)構(gòu)。指令譯碼器103進(jìn)一步通過合并比特字段L31與比特字段L32來恢復(fù)初始第三指令字I3的結(jié)構(gòu)。在上述結(jié)構(gòu)中，在信息字IW中包含的比特字段L12至L32不是必須存在于初始第一指令字I1至初始第三指令字I3的末尾。比特字段L12至L32可存在于開始或末尾或取決于指令類型的預(yù)定位置。因此，在恢復(fù)中，比特字段L12至L32被插入在開始或末尾或取決于指令類型的預(yù)定位置處。盡管已說明了三個指令字的情形，但本專利技術(shù)的第一示例性實施例能應(yīng)用于n(n是二或二以上的整數(shù))個指令字。本專利技術(shù)的第一示例性實施例被配置為分解信息字并再現(xiàn)每個指令字的初始結(jié)構(gòu)，所述信息字包括一組屬于同一周期中所執(zhí)行的多個指令字的某些比特字段，從而在不降低指令執(zhí)行性能的情況下減少存儲器的消耗量。-->接下來將參考附圖詳細(xì)地描述本專利技術(shù)的第二示本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點】
一種處理器，其特征在于，在執(zhí)行的時候分解信息字，并將每個指令字恢復(fù)成初始結(jié)構(gòu)，其中該信息字包括一組屬于在同一周期中所執(zhí)行的多個指令字的一些比特字段。

【技術(shù)特征摘要】
【國外來華專利技術(shù)】JP 2006-6-15 166077/20061.一種處理器，其特征在于，在執(zhí)行的時候分解信息字，并將每個指令字恢復(fù)成初始結(jié)構(gòu)，其中該信息字包括一組屬于在同一周期中所執(zhí)行的多個指令字的一些比特字段。2.根據(jù)權(quán)利要求1所述的處理器，其特征在于包括指令譯碼器，該指令譯碼器在執(zhí)行的時候分解信息字，并將每個指令字恢復(fù)成初始結(jié)構(gòu)。3.根據(jù)權(quán)利要求2所述的處理器，其特征在于所述指令譯碼器包括指令字恢復(fù)單元，所述指令字恢復(fù)單元從信息字中提取比特字段，并通過將所述比特字段插入在相應(yīng)指令字中的預(yù)定比特位置而恢復(fù)相應(yīng)的指令字。4.根據(jù)權(quán)利要求2所述的處理器，其特征在于所述指令譯碼器包括指令字恢復(fù)單元，所述指令字恢復(fù)單元從信息字中提取比特字段，并通過將所述比特字段插入在相應(yīng)指令字的開始和末尾、以及取決于相應(yīng)字的操作碼而確定的預(yù)定位置中的任何一個而恢復(fù)相應(yīng)的指令字。5.根據(jù)權(quán)利要求2所述的處理器，其特征在于還包括：指令供給單元，其在同一周期中向所述指令譯碼器輸出信息字和多個部分指令字，所述多個部分指令字是通過從相應(yīng)指令字的初始結(jié)構(gòu)中去除形成信息字的部分的比特字段而獲得的；以及，至少一個執(zhí)行單元，其基于控制信息而執(zhí)行指令，其中，所述指令譯碼器包括單獨(dú)指令譯碼單元，所述單獨(dú)指令譯碼單元解碼相應(yīng)的恢復(fù)后的指令字，并向所述相應(yīng)的執(zhí)行單元輸出用于執(zhí)行相應(yīng)指令字的控制信息的片段。6.根據(jù)權(quán)利要求5所述的處理器，其特征在于，當(dāng)在同一周期中執(zhí)行的指令的最大數(shù)量是不小于1的整數(shù)n并且信息字跟隨在n個部分指令字之后時，所述指令供給單元在根據(jù)所述部分指令字的順序而將相應(yīng)的比特字段設(shè)置在所述n個部分指令字的末尾處之后輸出信息字，以及，當(dāng)信息字跟隨在在數(shù)量上等于整數(shù)m的部分指令字之后并且其中m比n小但是不小于1時，所述指令供給單元在根據(jù)所述部分指令字的順序而將n-m個NOP指令設(shè)置在所述m個部分指令字的末尾處并且將相應(yīng)的比特字段設(shè)置在所述NOP指令的末尾處之后輸出信息字。7.根據(jù)權(quán)利要求1所述的處理器，其特征在于，形成信息字的比特字段包括長度由指令字的類型所確定的額外操作數(shù)和即值操作數(shù)中的至少一個。8.根據(jù)權(quán)利要求6所述的處理器，其特征在于，形成信息字的比特字段包括長度由指令字的類型所確定的額外操作數(shù)和即值操作數(shù)中的至少一個。9.根據(jù)權(quán)利要求8所述的處理器，其特征在于所述指令譯碼器包括：第i個譯碼器，當(dāng)i是不小于1且不大于n的整數(shù)時，其接收第i個部分指令字至第n個部分指令字的操作碼，并且基于每個部分指令字的類型而生成和輸出第i個選擇信號，所述第i個選擇信號用于選擇與第i個部分指令字對應(yīng)的額外操作數(shù)和即值操作數(shù)中的一個，以及，第i個選擇電路，其根據(jù)從所述第i個譯碼器輸出的第i個選擇信號來從與信息字對應(yīng)的位置處選擇與第i個部分指令字對應(yīng)的額外操作數(shù)和即值操作數(shù)中的一個。10.根據(jù)權(quán)利要求1所述的處理器，其特征在于包括：分解單元，其將信息字分解成多個比特字段，以及，合并單元，其通過將部分指令字與由所述分解單元分解的對應(yīng)比特...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：京昭倫，
申請(專利權(quán))人：日本電氣株式會社，
類型：發(fā)明
國別省市：JP[日本]