具有相位檢測的存儲器接口電路制造技術

本發明專利技術提供了諸如帶有存儲器接口電路的可編程邏輯器件集成電路這樣的集成電路。存儲器接口電路在一系列的假讀（ｄｕｍｍｙ　ｒｅａｄ）操作期間測量相關存儲器的時序特性。多路復用器和相位檢測器用于測量與系統時鐘信號相比的存儲器組時鐘信號的相移。存儲器接口電路利用這些測量值來調節延遲鎖定環電路。該延遲鎖定環電路產生捕獲時鐘，該捕獲時鐘被用于從存儲器讀取數據。

【技術實現步驟摘要】
【國外來華專利技術】【001】本申請要求于2006年4月7日提交的第60/790,280號美國臨時專利申請和2006年7月17日提交的第11/488,199號美國專利申請的優先權。
【002】本專利技術涉及用于集成電路諸如可編程邏輯器件集成電路的存儲器接口電路，更具體地，涉及具有用于調節時鐘信號的相位檢測器和延遲鎖定環的存儲器接口電路。
技術介紹
【003】可編程邏輯器件是一種能夠由用戶來編程以實現所需的定制邏輯功能的集成電路。在典型情況下，邏輯設計者使用計算機輔助的設計工具來設計定制邏輯電路。當設計過程完成時，工具生成配置數據。配置數據被下載到可編程邏輯器件中，以便將該器件配置成執行定制邏輯電路的功能。【004】在典型的系統中，可編程邏輯器件集成電路被安裝到帶有存儲器芯片和其它集成電路的電路板上。當對存儲器執行讀寫操作時，時序是很關鍵的。因為可編程邏輯器件是以許多不同的方式配置的，并且被安裝到許多不同類型的板上，將可編程邏輯器件與存儲器互連起來的線路的長度可能在各系統之間互不相同。因此，通常不太可能提前確切地知道可編程邏輯器件與存儲器之間的數據和時鐘路徑將如何完成任務。在一些系統中，數據和時鐘路徑可具有一個時序特性的集合，而在其它系統中，數據和時鐘路徑可具有不同的時序特性的集合。【005】為了適應由于不同的系統環境而造成的時序性能的變化，傳統的可編程邏輯器件使用許多可變的延遲鏈電路來處理由存儲器生成的數據和時鐘信號。盡管在許多情況下這種方法可能是令人滿意的，-->但在可編程邏輯器件中，使用許多可變延遲鏈電路易于耗費相對大量的電路資源。【006】希望能夠提供充分利用芯片上資源的集成電路，諸如帶有存儲器接口電路的可編程邏輯器件集成電路。
技術實現思路
【007】根據本專利技術，提供諸如可編程邏輯器件集成電路的集成電路，該集成電路具有存儲器接口電路。存儲器接口電路通過執行一系列的假讀(dummy?read)操作來對存儲器執行時序特性測量。在每個假讀操作期間，存儲器組提供數據信號和相應的時鐘信號。存儲器接口電路系統使用相位檢測器來比較來自存儲器組的時鐘信號和系統時鐘。在以這種方式測量所有組之后，由存儲器接口電路中的存儲器控制器計算出平均相移值。【008】存儲器控制器將平均相移值提供給延遲鎖定環電路。延遲鎖定環電路使系統時鐘偏移與平均相移相等的量從而產生捕獲時鐘。在正常讀取操作期間捕獲時鐘被使用。在從存儲器讀取數據時，捕獲時鐘被用于對數據捕獲寄存器的輸入進行計時(clock)。來自數據捕獲寄存器的數據經由再同步寄存器被按路徑發送給集成電路上的處理邏輯。【009】根據附圖和以下對優選實施例的詳細描述，本專利技術的其它特征、本專利技術的本質和各種優點將會更明顯。附圖說明【010】圖1是根據本專利技術的示例性可編程邏輯器件的圖。【011】圖2是示出根據本專利技術的可編程邏輯器件集成電路如何使用存儲器接口電路與存儲器連接的圖。【012】圖3是根據本專利技術的與存儲器芯片通過接口連接的可編程邏輯器件集成電路中的傳統存儲器接口電路的圖。【013】圖4是示出當使用圖3所示類型的傳統可編程邏輯器件集成電路與集成電路存儲器通過接口連接時時鐘和數據信號的相對時序的圖。-->【014】圖5是根據本專利技術的示例性系統的圖，在該示例性系統中，帶有存儲器接口電路的可編程邏輯器件集成電路與存儲器進行交互。【015】圖6是根據本專利技術可與圖5的可編程邏輯器件集成電路存儲器接口電路一起使用的類型的示例性鎖相環電路的圖。【016】圖7是根據本專利技術可與圖5的可編程邏輯器件集成電路存儲器接口電路一起使用的類型的示例性可調的延遲鎖定環電路的圖。【017】圖8是示出根據本專利技術當使用可編程邏輯器件集成電路中的存儲器接口電路從存儲器中讀取數據時的示例性的一組數據與時鐘信號之間的相對時序的圖。【018】圖9是根據本專利技術在建立和使用圖5中所示類型的可編程邏輯器件集成電路存儲器接口時所包括的示例性步驟的流程圖。具體實施方式【019】本專利技術涉及具有與諸如隨機存取存儲器(RAM)的存儲器通過接口連接的存儲器接口電路的集成電路。這些集成電路可以是數字信號處理器、微處理器、專用集成電路或任何其他適當的集成電路。在一種特別適當的配置的情況下，與存儲器通過接口相連接的集成電路是可編程邏輯器件集成電路或含有可編程電路的其他可編程集成電路。可以使用配置數據來對這樣的集成電路中的可編程電路進行編程。諸如可編程邏輯器件的集成電路在多種系統環境中使用，所以這些集成電路易于從本專利技術的存儲器接口電路的可調時序能力中受益。【020】圖1中示出根據本專利技術的示例性可編程邏輯器件10。可編程邏輯器件10可具有輸入/輸出電路12，輸入/輸出電路12用于驅動離開器件10的信號并用于經由輸入/輸出引腳14從其他器件接收信號。諸如全局和局部豎直和水平導線和總線這樣的互連資源16可用于按路徑傳遞器件10上的信號。互連資源16包括固定的互連(導線)和可編程互連(即，各個固定互連之間的可編程連接)。可編程邏輯18可包括組合邏輯電路和時序邏輯電路。例如，可編程邏輯18可包括查找表、寄存器和多路復用器。可編程邏輯18可被配置成執行定制的邏輯功能。與互連資源相關聯的可編程互連可被當作是可編程邏輯18的一部分。-->【021】可編程邏輯器件包含可編程元件20。一些可編程邏輯器件是通過使用掩模編程裝置(mask?programming?arrangement)配置它們的可編程元件20來進行編程的。經掩模編程的器件是在半導體制造期間配置的。其他的可編程邏輯器件是在已經完成半導體制造操作之后被配置的(例如，使用電編程或激光編程來對它們的可編程元件進行編程)。通常，可編程元件20可以基于任何適當的可編程技術，諸如，熔合、反熔合、電可編程只讀存儲器技術、隨機存取存儲單元、掩模編程的元件等。【022】許多可編程邏輯器件是被電編程的。利用電編程裝置，可編程元件20可以由存儲單元構成。在編程期間，利用引腳14和輸入/輸出電路12，配置數據被加載到存儲單元中。存儲單元典型的是隨機存取存儲器(RAM)單元。因為RAM單元被加載有配置數據，所以它們有時也被稱為配置RAM單元(CRAM)。【023】每個可編程元件20提供相應的靜態控制輸出信號，其控制可編程邏輯18中相關聯的邏輯部件的狀態。輸出信號典型地被施加到金屬氧化物半導體(MOS)晶體管的柵極。【024】可利用任何適當的架構來組織器件10的電路。作為一個例子，可編程邏輯器件10的邏輯可以組織成較大的可編程邏輯區域的一系列的行和列的形式，其中每個較大的可編程邏輯區域含有多個較小的邏輯區域。器件10的邏輯資源可由諸如相關聯的豎直和水平導體的互連資源16互相連接。這些導體可包括基本上跨越整個器件10的全局導線、跨越器件10的一部分的諸如半線(half-line)或四分之一線(quarter?line)的部分線路，特定長度(例如，足以將幾個邏輯區互相連接起來)的交叉線、較小的局部線，或任何其他適當的互連資源布置。如果需要，器件10的邏輯可布置成更多的級別或層次，其中多個大區域被互連以形成更大的邏輯部分。其他的器件布置可以使用沒有布置成行和列的邏輯。【025】在典型的系統中，諸如器件10的集成電路被安裝到帶有集成電路存儲器芯本文檔來自技高網...

【技術保護點】
一種連接到在讀取操作期間產生多個存儲器時鐘信號和多個相應的存儲器數據信號的存儲器的可編程邏輯器件，該可編程邏輯器件包括：　電路系統，其處理所述存儲器時鐘信號中的每一個以確定將系統時鐘信號延遲的平均量從而捕獲所有的所述存儲器數據信號，該 電路系統還發布相應的平均延遲控制信號；　延遲鎖定環電路，其接收所述系統時鐘信號，接收所述相應的平均延遲控制信號，并將所述系統時鐘信號移動所述平均量從而產生捕獲時鐘；和　數據捕獲寄存器，其具有接收所述捕獲時鐘的時鐘輸入，并捕獲來自 所述存儲器的所有存儲器數據信號。

【技術特征摘要】
【國外來華專利技術】US 2006-4-7 60/790,280;US 2006-7-17 11/488,1991.一種連接到在讀取操作期間產生多個存儲器時鐘信號和多個相應的存儲器數據信號的存儲器的可編程邏輯器件，該可編程邏輯器件包括：電路系統，其處理所述存儲器時鐘信號中的每一個以確定將系統時鐘信號延遲的平均量從而捕獲所有的所述存儲器數據信號，該電路系統還發布相應的平均延遲控制信號；延遲鎖定環電路，其接收所述系統時鐘信號，接收所述相應的平均延遲控制信號，并將所述系統時鐘信號移動所述平均量從而產生捕獲時鐘；和數據捕獲寄存器，其具有接收所述捕獲時鐘的時鐘輸入，并捕獲來自所述存儲器的所有存儲器數據信號。2.如權利要求1所述的可編程邏輯器件，還包括鎖相環電路，該鎖相環電路接收參考時鐘并鎖定到所述參考時鐘上并向所述延遲鎖定環電路供應所述系統時鐘。3.如權利要求1所述的可編程邏輯器件，還包括鎖相環電路，該鎖相環電路接收參考時鐘并鎖定到所述參考時鐘上并向所述延遲鎖定環電路供應所述系統時鐘，其中所述鎖相環電路包含反饋路徑，該反饋路徑包括除法器，其中所述除法器將所述反饋路徑上的信號除以一個由整數設置建立的整數量，并且其中所述除法器包含可編程元件，這些可編程元件加載有配置數據以調節所述除法器的所述整數設置。4.如權利要求1所述的可編程邏輯器件，其中處理所述存儲器時鐘信號中的每一個以確定將所述系統時鐘信號延遲的平均量的電路系統包括相位檢測器，該相位檢測器系統地接收所述存儲器時鐘信號中的每一個。5.如權利要求1所述的可編程邏輯器件，其中處理所述存儲器時鐘信號中的每一個以確定將所述系統時鐘信號延遲的平均量的電路系統包括：供應時鐘的鎖相環電路；多路復用器，其具有多個輸入，每個輸入接收各自一個所述存儲器時鐘信號，所述多路復用器具有被施加控制信號的控制端，并具有輸出，所述多個輸入中選定的一個根據所述控制信號按路徑傳遞到該輸出；和具有第一和第二輸入和一個輸出的相位檢測器，其中所述第一輸入從所述鎖相環電路接收所述時鐘，其中所述第二輸入接收所述多路復用器的輸出，而且其中所述相位檢測器比較所述第一輸入和所述第二輸入并將相應的相位誤差信號供應給所述輸出。6.如權利要求1所述的可編程邏輯器件，其中處理所述存儲器時鐘信號中的每一個以確定將所述系統時鐘信號延遲的平均量的電路系統包括：供應時鐘的鎖相環電路；多路復用器，其具有多個輸入，每個輸入接收各自一個所述存儲器時鐘信號，所述多路復用器具有被施加控制信號的控制端，并具有輸出，所述多個輸入中選定的一個根據所述控制信號按路徑傳遞到該輸出；具有第一和第二輸入和一個輸出的相位檢測器，其中所述第一輸入從所述鎖相環電路接收所述時鐘，其中所述第二輸入接收所述多路復用器的輸出，而且其中所述相位檢測器比較所述第一輸入和所述第二輸入并將相應的相位誤差信號供應給所述輸出；和存儲器控制器，其向所述多路復用器的控制端供應所述控制信號，并在系統地調節所述控制信號的同時從所述相位檢測器的輸出接收所述相位誤差信號。7.如權利要求1所述的可編程邏輯器件，其中處理所述存儲器時鐘信號中的每一個以確定將所述系統時鐘信號延遲的平均量的電路系統包括：供應時鐘的鎖相環電路；多路復用器，其具有多個輸入，每個輸入接收各自一個所述存儲器時鐘信號，所述多路復用器具有被施加控制信號的控制端，并具有輸出，所述多個輸入中選定的一個根據所述控制信號按路徑傳遞到該輸出；具有第一和第二輸入和一個輸出的相位檢測器，其中所述第一輸入從所述鎖相環電路接收所述時鐘，其中所述第二輸入接收所述多路復用器的輸出，而且其中所述相位檢測器比較所述第一輸入和所述第二輸入并將相應的相位誤差信號供應給所述輸出；和存儲器控制器，其向所述多路復用器的控制端供應所述控制信號，并在系統地調節所述控制信號的同時從所述相位檢測器的輸出接收所述相位誤差信號，其中所述存儲器控制器通過根據來自所述相位檢測器的所述相位誤差信號計算所述平均量來產生所述平均延遲控制信號，所述存儲器控制器還具有將所述平均延遲控制信號供應給所述延遲鎖定環電路的平均延遲輸出。8.如權利要求1所述的可編程邏輯器件，其中，所述存儲器被組織成多個存儲器組，其中在數據讀取操作期間每個存儲器組產生所述存儲器時鐘信號中相關聯的一個和相關聯的存儲器數據信號組，并且其中處理所述存儲器時鐘信號中的每一個的電路系統包括：相位檢測器和存儲器控制器電路系統，其使用相位誤差測量來確定每個所述存儲器時鐘信號相對給定的時鐘信號偏移多少并基于所述相位誤差測量來產生所述平均延遲控制信號，其中所述數據捕獲寄存器被組織成多個集合，數據捕獲寄存器的每個集合接收與相應的一個存儲器組相關聯的存儲器數據信號組。9.如權利要求1所述的可編程邏輯器件，還包括：鎖相環電路，其產生所述系統時鐘和附加系統時鐘，其中所述系統時鐘相對所述附加系統時鐘移動九十度；和相位檢測器，其在所述存儲器時鐘信號中的每一個與所述附加系統時鐘之間做出相位比較。10.一種利用集成電路來從具有多個存儲器組的存儲器中讀取數據的方法，每個存儲器組具有相關聯的存儲器時鐘信號和相關聯的一組存儲器數據信號，這些存儲器數據信號與該存儲器組的存儲器時鐘信號同相，所述方法包括：通過比較所述存儲器時鐘信號中的每一個與系統時鐘，使用所述集成電路來進行相位誤差測量；基于所述相位誤差測量利用所述集成電路來計算延遲值；利用...

【專利技術屬性】
技術研發人員：AH伯尼，SK洽格里阿，
申請(專利權)人：阿爾特拉公司，
類型：發明
國別省市：US[美國]