一種用于時間數字轉換器的相位檢測電路制造技術

本發明專利技術提供了一種用于時間數字轉換器的相位檢測電路。所述相位檢測電路在傳統的相位檢測電路中加入上升沿檢測電路，上升沿檢測電路將持續的高電平經過連續兩次采樣，得到一個單位時鐘寬度的脈沖，使得后續的譯碼電路的32個輸入端口在任何時刻都只有其中一個端口為高電平，從而降低譯碼電路的設計難度，減小了電路的面積，提高了電路的性能和時數轉換的精準度。本發明專利技術相位檢測電路非常簡單而易于實現，具有很好的應用前景。

【技術實現步驟摘要】

本專利技術屬于集成電路設計領域，特別涉及一種用于時間數字轉換器的相位檢測電路。
技術介紹
時間數字轉換器(Time Digital Converter，TDC)，是一種時間測量的常用電路，主要計算參考信號到事件發生的時間及兩個脈沖間的時間間隔，將時間的間隔直接轉化為高精度的數字值，并實現數字輸出。目前已被廣泛應用于電子領域，如用于全數字鎖相環ADPLL中，提高其測試器件和信號的時間特性。近幾年，最受關注的TDC是使用高速CMOS數字電路的結構，主要原因是被測試信號能實現較高的時間精度。對TDC精確度進行研究，將有利于TDC的應用和質量保證。圖1為一種傳統的用于ADPLL中的時間數字轉換器的結構，主要包括以下幾個部分組成:32個D觸發器，32個相位檢測模塊，兩個5位譯碼器，一個5位加法器，一個6位計數器和一些或門。下列簡要介紹TDC的工作原理: (I)脈寬的測量原理 32個D觸發器對相位差脈沖信號PUL進行采樣，而控制32個D觸發器采樣的時鐘由外部電路環形振蕩器(Free-Running Ring Oscillator, FRO)提供，FRO提供32個具有恒等相位差的采樣時鐘信號，連續的兩個采樣時鐘的時間間隔為Λ，如果相位差PUL信號在采樣時鐘的上升沿處為高電平，則相應D觸發器采到的值為“I”。每隔Λ的時間間隔就會有一個D觸發器對PUL進行采樣，就可以用采到的“I”的個數代表PUL信號的脈寬。如果相位檢測模塊的輸入QimQnQm=OII,就代表PUL的上升沿到來，相對應的相位檢測模塊就會用一個信號記錄此時的采樣時鐘數“η”。當QshQmQsw=IOO,代表PUL的下降沿到來，那么相對應的相位檢測模塊就也用一個信號記錄此時的“m”。里面的邏輯模塊將會分兩個部分記錄兩個沿之間“I”的個數，第一部分記錄PUL上升沿處采樣時鐘信號采到“I”的次數r ;第二部分是記錄PUL上升沿位置到下降沿位置采樣時鐘的差值，即為(m-n)。“I”的總個數為兩部分之和，即PUL高電平的寬度為(r+m-n) Λ。( 2)時間到數字的轉化原理: 先對相位檢測模塊模塊產生的起始位置記錄信號s和結束位置記錄信號e進行編碼，再用一個加法器計算其差值，完成上面提到的第二部分計算。而當前記錄信號c用來觸發一個計數器，得到第一部分計算。但是要注意此時的c觸發的計數器的一個“I”代表32，所以作為最后二進制數的高5位。最后兩部分組合就得到所需要的由時間到數字轉換的二進制數。圖2為傳統的TDC內部相位檢測電路結構，當TDC工作時，相位脈沖信號PUL的上升沿到來時，則相位 檢測模塊的輸入信號ABC=Oll, T觸發器2在相應的時鐘控制信號下會產生一個持續的高電平信號S，記錄相應的相位脈沖信號的上升沿；同樣，當相位脈沖信號PUL的下降沿到來時，則相位檢測模塊的輸入信號ABC=100，T觸發器3在相應的時鐘控制信號下會產生一個持續高電平信號e，記錄相應的相位脈沖下降沿。相應的高電平會一直持續，直到下一個相位脈沖信號PUL到來，被這個相位檢測模塊再次檢測到，高電平才會變為低電平。這種情況對于后面的譯碼電路的輸入(s[31:0]或e[31:0])來說，會有同時出現多個高電平的時候，帶來更復雜的輸入情況，這樣將給數字譯碼電路帶來設計編程上的困難，同時也會增加電路的面積，并影響時間數字轉換的精度。
技術實現思路
本專利技術針對現有技術的不足，特別針對現有時間數字轉換器相位檢測電路的輸出信號持續高電平的問題，提出一種用于時間數字轉換器的相位檢測電路。所述電路的輸出信號是一個單位時鐘寬度的脈沖，從而降低了后續譯碼電路的設計難度。本專利技術為解決上述技術問題，采用如下技術方案:一種用于時間數字轉換器的相位檢測電路，所述相位檢測電路在現有時間數字轉換器相位檢測電路的輸出端加入上升沿檢測電路，所述上升沿檢測電路，對一個持續的高電平進行上升沿采樣，進而產生一個單位時鐘寬度的脈沖信號，使得后續的譯碼電路的設計變得更簡單，進而減小電路的面積，實現時間數字轉化的功能。所述上升沿檢測電路包含三個D觸發器、一個非門和一個與門；在時鐘信號的控制下，第一 D觸發器對輸入的上升沿信號采樣，第二 D觸發器對第一 D觸發器輸出信號采樣，第三D觸發器對第二 D觸發器輸出信號進行采樣，第三D觸發器輸出信號經過非門取反后和第二 D觸發器輸出信號一起輸入與門，與門的輸出信號即為一個單位時鐘寬度的脈沖。本專利技術的有益效果是:本專利技術提供了一種用于時間數字轉換器的相位檢測電路。所述相位檢測電路在傳統的相位檢測電路中加入上升沿檢測電路，上升沿檢測電路將持續的高電平經過連續兩次采樣，得到一個單位時鐘寬度的脈沖，使得后續的譯碼電路的32個輸入端口在任何時刻都只有其中一個端口為高電平，從而降低譯碼電路的設計難度，減小了電路的面積，提高了電路的性能和時數轉換的精準度。本專利技術相位檢測電路非常簡單而易于實現，具有很好的應用前景。附圖說明圖1是傳統TDC的結構。圖2是傳統TDC結構中的相位檢測電路。圖3是傳統相位檢測電路加入上升沿檢測模塊的電路結構。圖4是上升沿檢測模塊的結構。圖5是上升沿檢測模塊的仿真波形圖。圖6是加入了改進相位檢測電路的時間數字轉換器的仿真波形。圖7是整個時間數字轉換器的結果仿真波形。具體實施例方式下面結合附圖，進一步具體說明本專利技術一種用于時間數字轉換器的相位檢測電路。如圖3所示，本專利技術一種時間數字轉換器用相位檢測電路，在傳統相位檢測電路中加入上升沿檢測電路:輸入信號A，B，C為三個連續相位采樣信號，經過傳統相位檢測電路生成相應的脈沖當前記錄信號C、脈沖起始位置記錄信號S、脈沖結束位置記錄信號EJM此時的S記錄信號和E記錄信號為持續的上升沿信號，將它們送入兩個相同結構的上升沿檢測模塊生成相應的單位時鐘寬度的脈沖起始位置記錄信號s和結束位置記錄信號e。圖4為上升沿檢測電路結構圖，它的工作原理為:由D觸發器I在時鐘的控制下對上升沿UP信號進行采樣，輸出為UP_1信號，D觸發器2對UP_1信號進行采樣，輸出為UP_2，D觸發器3對UP_2信號進行采樣，輸出為UP_3 ；UP_3取反后再與UP_2相與，接一個與門，與門的輸出為Reg_UP信號，即為一個單位時鐘寬度的脈沖寬度。波形仿真圖如圖5所示。整個新相位檢測模塊的工作過程為:當相位脈沖上升沿到來時，即輸入信號ABC=Oll，與門I輸出高電平“ I ”，在時鐘信號下降沿到來時送至T觸發器I和T觸發器2，使得在下一時鐘信號下降沿處這兩個T觸發器的輸出變為“I”。這種情況意味著，從低電平跳變到高電平，S信號變為高電平邏輯“ 1”，持續的高電平S經過上升沿檢測模塊后，將產生一個單位時鐘寬度的脈沖信號S，代表檢測到相位脈沖起始位置；當相位脈沖下降沿到來時，ABC = 100，T觸發器3的輸出在下一個時鐘信號上升沿到來時將跳變為高電平，E信號也將變為高電平，持續的高電平E經過上升沿檢測模塊后，也將產生一個單位時鐘寬度的脈沖信號e，代表檢測到相位結束位置。圖6為新的相位檢測模塊在時間數字轉換器中的運用的波形仿真圖，如圖所示:相位脈沖信號PUL到來后，它的上升沿被第26個D觸發器(圖1中的D觸發器25)檢測到，則S會產生一個由低到高的持續高電平，送入上升沿檢測模塊中，從本文檔來自技高網...

【技術保護點】
一種用于時間數字轉換器的相位檢測電路，其特征在于，所述相位檢測電路是在現有時間數字轉換器相位檢測電路的輸出端加入上升沿檢測電路，所述上升沿檢測電路，對一個持續的高電平進行上升沿采樣，進而產生一個單位時鐘寬度的脈沖信號。

【技術特征摘要】
1.一種用于時間數字轉換器的相位檢測電路，其特征在于，所述相位檢測電路是在現有時間數字轉換器相位檢測電路的輸出端加入上升沿檢測電路，所述上升沿檢測電路，對一個持續的高電平進行上升沿采樣，進而產生一個單位時鐘寬度的脈沖信號。2.如權利要求1所述的一種用于時間數字轉換器的相位檢測電路，其特征在于，所述上升沿檢...

【專利技術屬性】
技術研發人員：張長春，張陸，李衛，郭宇鋒，方玉明，
申請(專利權)人：南京郵電大學，
類型：發明
國別省市：