方法和布置技術

本發明專利技術的實施例涉及一種方法和布置。一種布置包括：第一時鐘源；第二時鐘源；以及電路系統，配置成向電路供應時鐘信號，所述電路系統被配置成將時鐘信號從一個頻率改變成另一不同頻率，從而在從所述一個頻率改變成所述另一不同時鐘頻率時不供應時鐘信號。

【技術實現步驟摘要】
方法和布置
本專利技術涉及一種方法和布置并且具體地，但是并未僅涉及一種用于在改變時鐘頻率時使用的方法和布置。
技術介紹
在已知電路中，時鐘頻率有時從一個值改變成另一個值。這可能引起例如時鐘毛刺(glitch)和偏移(skew)的問題。這可能在使用改變的時鐘來鐘控數據時成問題。
技術實現思路
根據一個方面，提供一種布置，該布置包括：第一時鐘源；第二時鐘源；以及電路系統(circuitry)，配置成向電路供應時鐘信號，所述電路系統被配置成將時鐘信號從一個頻率改變成另一不同頻率，從而在從所述一個頻率改變成所述另一不同時鐘頻率時不供應時鐘信號。附圖說明為了理解一些實施例，現在僅通過例子參照以下附圖：圖1示出了第一裸片和第二裸片；圖2更具體示出了發送器物理接口和關聯電路系統的部分；圖3更具體示出了圖1和圖2的發送器物理接口；圖4示出了圖1的布置的發送器物理接口控制電路系統；圖5具體示出了圖4的控制電路的延遲鏈；圖6具體示出了DLL控制電路系統；圖7示出了定時圖；圖8示出了在頻率切換階段期間的具體定時圖；圖9示出了與圖8的頻率切換相反的頻率切換的具體定時圖；圖10示出了第二實施例的發送器物理接口控制電路系統；圖11示出了圖10的發送器物理接口控制電路系統的計數器電路；圖12示出了用于第二實施例的定時圖；以及圖13示出了在頻率切換階段期間的具體定時圖。具體實施方式可以使用其中在單個封裝內有多個裸片的一些實施例。具體而言，可以在單個封裝內并入多個集成電路。在以下例子中，圖1示出了具有兩個裸片的單個封裝內系統，提供該封裝內系統以具體說明在兩個裸片之間的交互。然而理解在一些實施例中可以在相同單個封裝中提供三個或者更多裸片。用于在單個封裝內系統(SiP)中越來越普遍使用兩個或者更多單獨裸片的基本原理如下：CMOS硅工藝中的減少的特征尺寸允許數字邏輯在相繼制作技術中顯著縮減。例如，當比較在90納米技術中實施的數字邏輯單元與在65納米技術中實施的數字邏輯單元時，可以獲得近似50％的面積縮減。然而，如果完全在這些實施方式中，則模擬和輸入/輸出單元往往少得多地縮減。這可能在許多復雜的芯片上系統(SoC)中造成焊盤越來越受限制的設計。如果未與如果數字邏輯是器件面積的決定因素則可能密集地實施它一樣密集地實施它，則焊盤受限制的設計可能視為浪費。在一些實施例中，另一因素是例如向亞32納米設計的轉變可能引入在一方面為支持低電壓、高速輸入/輸出邏輯(諸如在800MHz或者更高頻率的DDR3(雙數據速率)RAM(隨機存取存儲器)1.5V)與另一方面為更高電壓互連技術(例如HDMI(高清晰度多媒體接口)、SATA(串行高級技術附著)、USB3(通用串行總線)等)之間的分歧。更低電壓DDR3接口與HDMI技術相比可能需要更低晶體管柵極氧化物厚度。這可能與標準工藝不兼容。向新工藝移植高速模擬接口在時間和專家關注方面消耗大量資源。通過將系統的模擬塊的實施方式從數字塊的實施方式去耦合可以允許減少獲得工作硅片的時間。通過將傳統單片芯片上系統拆分成多個裸片以便形成包括兩個或者更多裸片的封裝內系統，可以實現優點。例如可以設計每個裸片以提供特定功能，該特定功能可能在特定功能的實施方式中需要模擬和數字電路系統的各種不同混合。這意味著在一些實施例中可以有可能將相同裸片或者相同設計用于不同封裝內系統中的裸片。這一模塊性可以減少設計時間?？梢允褂迷诜庋b中有兩個或者更多裸片的實施例。取而代之或者除此之外還可以使用如下實施例，其中有利的是獨立認證、生效或者測試裸片中的至少一個裸片以例如符合標準。取而代之或者除此之外還可以使用如下實施例，其中裸片之一包含用于驅動具體無線、光學或者電接口的專用邏輯，從而可以獨立制造一個或者多個其它裸片并且未引起與專用邏輯關聯的任何成本。取而代之或者除此之外還可以使用如下實施例，其中裸片之一包含將向一個或者多個其它裸片的設計者/制造商隱瞞的信息、例如加密信息。取而代之或者除此之外還可以使用如下實施例，其中裸片之一包含高密度RAM(隨機存取存儲器)或者ROM(只讀存儲器)并且可優選出于制作產量和/或產品靈活性的原因而將這一存儲器從標準高速邏輯分離。應當理解一些實施例可以具有除了先前討論的優點之外的附加或者替代優點。一些實施例可以具有與兩裸片(或者更多裸片)系統的特定相關性。然而應當理解實施例可以實施于除了兩裸片或者更多裸片系統之外的場景中。例如一些實施例可以用來有助于兩個或者更多塊的功能。那些塊可以是相同集成電路的部分、相同裸片的部分、在不同集成電路或者任何其它適當布置上。圖1示出了第一裸片2和第二裸片4。在圖1中，僅舉例而言，第一裸片2具有CPU7。第二裸片4具有閃速存儲器9。這一閃速存儲器包含CPU為了引導系統而需要的引導代碼。在實施例中，需要兩個裸片以振蕩器29確定的頻率(振蕩器模式)在引導期間運行、然后切換成鎖相環PLL11確定的更高操作頻率(PLL模式)。這是因為CPU7可以從位于與包含CPU7的裸片遠離的裸片上的閃速存儲器9引導。因此，在兩個裸片之間的接口需要在這一引導時段期間工作。接口可以以如下頻率運行，該頻率是接口的時鐘的一半。這意味著在振蕩器模式中，接口以振蕩器頻率的一半運行。類似地，在PLL模式中，接口可以以PLL頻率的一半運行。在一些實施例中，即時(on-the-fly)頻率改變對于整個系統而言‘不可見’。這意味著可以無需與芯片上系統的握手(handshaing)。也可以避免比如時鐘毛刺和/或時鐘偏移之類的問題。每個裸片具有發送器和接收器，并且相應地將并入發送和接收電路系統二者，從而如需要的那樣允許在裸片之間的雙向通信，例如裸片1訪問和接收來自位于裸片2中的閃速存儲器的數據。將理解，這是接口的一個功能并且可以有在SiP的全操作中的一個或者多個其它用途。第一裸片2具有發送器物理接口(TXPHY)6和發送器控制器(TX控制器)18。發送器物理接口6具有關聯控制電路10和時鐘生成器8?？刂破?8被布置成提供通發送器物理接口6向第二裸片4傳播的數據12。發送器物理接口6被配置成提供時鐘信號14以伴隨數據。在一個優選實施例中在圖1中示出了這一時鐘為差分對CK和CKN。時鐘可以視為用于數據的定時參考，因為跨越在兩個裸片之間的接口發送時鐘和數據。第一裸片也具有由主DLL功能19構成的關聯延遲鎖定環(DLL)電路系統16，該主DLL功能包含主導(master)可編程數字延遲線(PDD)22和控制狀態機(SM)20。DLL電路系統包括耦合到發送器物理接口6的從屬PDD。在一些實施例中，從屬PDD24直接連接到發送器物理接口6。通過從屬PDD24對延遲量級的調整可以用來在接口高速操作時精確控制CK/CKN差分時鐘對的、相對于發送的信號的相位。后文將更具體描述控制電路10和DLL電路系統16的作用。第二裸片4也可以包括盡管在該裸片的技術中實施的相同發送器電路部件。用相同標號標注這些部件，但是附有下標“a”。第二裸片4包括接收器物理接口(RXPHY)8和接收器控制器(RX控制器)30。接收器物理接口28被配置成接收數據流12和差分時鐘信號對14。接收器物理接口28被配置成用從差分對CK/CKN14得到的時鐘捕獲數據流并且向控制器30傳播數據。第本文檔來自技高網...

【技術保護點】
一種布置，包括：第一時鐘源；第二時鐘源；以及電路系統，配置成向電路供應時鐘信號，所述電路系統被配置成將所述時鐘信號從一個頻率改變成另一不同頻率，從而在從所述一個頻率改變成所述另一不同時鐘頻率時不供應時鐘信號。

【技術特征摘要】
2012.01.30 GB 1201530.11.一種電路裝置，包括：第一時鐘源；第二時鐘源；以及電路系統，配置成向電路供應時鐘信號，所述電路系統被配置成將所述時鐘信號從一個頻率改變成另一不同頻率，從而在從所述一個頻率改變成所述另一不同頻率時不供應時鐘信號；其中所述電路系統包括：第一延遲鏈，以所述頻率或不同頻率之一被鐘控并且具有多個抽頭；邏輯電路，耦合至所述第一延遲鏈的抽頭并且被配置成生成指示停止使用所述頻率的第一控制信號以及生成使能用于所述時鐘信號的頻率改變的第二控制信號；以及第二延遲鏈，以所述頻率或不同頻率之一被鐘控以及響應于所述第一控制信號重置并且具有配置成生成指示開始使用不同頻率的第三控制信號的輸出。2.根據權利要求1所述的電路裝置，其中所述第二時鐘源被配置成提供第一頻率時鐘信號和第二頻率時鐘信號。3.根據權利要求2所述的電路裝置，其中所述電路系統被配置成通過停止向所述電路供應所述第一頻率時鐘信號、向所述電路提供來自所述第一時鐘源的時鐘信號、停止供應來自所述第一時鐘源的所述時鐘信號并且提供所述第二頻率時鐘信號來將從所述第一頻率時鐘信號供應的所述時鐘信號改變成所述第二頻率時鐘信號。4.根據權利要求1-3中任一項所述的電路裝置，其中所述第二時鐘源包括鎖相環。5.根據權利要求3所述的電路裝置，其中所述第二時鐘源被配置成在向所述電路供應來自所述第一時鐘源的所述時鐘信號時達到鎖定。6.根據權利要求1-3中任一項所述的電路裝置，包括配置成提供可控延遲的延遲鎖定環電路系統，所述延遲鎖定環電路系統被配置成在所述電路使用所述第一時鐘時被重新配置。7.根據權利要求6所述的電路裝置，其中所述延遲鎖定環電路系統包括選擇性地控制時鐘信號經過的可編程延遲。8.根據權利要求1-3中任一項所述的電路裝置，其中所述電路系統被配置成將在由所述第一時鐘源和所述第二時鐘源之一確定的所述一個...

【專利技術屬性】
技術研發人員：A·菲里斯，I·A·宇爾茲，
申請(專利權)人：意法半導體格勒諾布爾二公司，意法半導體RD有限公司，
類型：發明
國別省市：