用于使得存儲器陣列區域小型化的布局方法技術

在其中形成通孔的部分上形成具有相同寬度的位線和一對的兩條鎢布線，使得該位線和鎢布線以規則間隔布置。在該鎢布線之間形成用于連接到另一布線層連接的通孔。在該通孔上形成由鎢制成的連接布線，從而在該通孔周圍具有預先確定的裕度。在光刻處理中，形成具有足夠小使得光致抗蝕劑感測不到的寬度的狹縫，從而其跨越在通孔上。（*該技術在2024年保護過期，可自由使用*）

【技術實現步驟摘要】

本方面涉及一種用于在一個布線層上基本上平行地構圖布線的布局方法，其中該布線層在存儲器陣列區域中具有用于和在另一布線層上的布線進行連接的連接孔。
技術介紹
在現今的半導體處理中，推動小型化以使得總尺寸更小。而且，在存儲器陣列區域中，隨著存儲器單元的小型化，布線寬度和布線的間隔被制成更小。但是，具有例如讀出放大器(sense amplifier)、子字驅動器、或轉移柵極(transfer gate)的器件部分不能達到存儲器單元部分的小型化程度。這樣，存儲器單元部分和器件部分之間的縮小比率的差異日益增長。例如，在如圖1所示的折疊式比特存儲器陣列區域中，布置了單元1，位線2，字線3，讀出放大器4(在下文中，簡寫為SA)，子字驅動器5(在下文中，簡寫為SW)，以及其它控制線。在圖中分別垂直和水平地布置多條位線2和多條字線3。在垂直的位線2和水平的字線3的交叉點處二維地設置單元1。在每一交叉點設置一個單元1。每一單元1由例如由晶體管和單元電容組成的動態存儲器單元實現。很多對True和Bar的互補(complementary)線定義了位線2。每一對位線2和SA4之一相連接，為了布局區域的方便，在圖中的一個單元陣列的上部或下部，將SA4以櫛狀(comb-shaped)或交錯方式布置。這里，在折疊式位線類型中，在SA4的一側布置兩個互補位線2。另外，這里采用共享方法，其中兩個單元1的陣列共享一個SA4。但是，還可以使用開放的位線方法，其中在SA4的兩側都布置有互補位線。字線3可被認為是子字線，并且由例如低阻抗多晶硅制成。每一字線3的一端和SW電路連接，使得字線3由相應的SW5驅動。提供和字線3數量相同的SW5。將每一SW5構造成使得其根據在一個主字線和每一子字驅動線之間的AND邏輯來進行操作。以這種方式，在二維布置的存儲器單元單元陣列部分的一個方向(例如，圖中的上/下方向)上布置位線2。在垂直于位線2布置的方向布置字線3。簡而言之，在圖的左/右方向上布置字線3。另外，分別在位線2的上/下方向和左/右方向上布置SA區域和SW區域，這樣SA區域和SW區域彼此相鄰。盡管沒有在圖1中示出，但通過相鄰SA4設置的共用本地I/O(在下文中，簡寫為LIO)線來輸入/輸出從單元1讀取的數據或寫入到單元1的數據。由圖1所示的多個電路組定義了一種布局，其在上/下的方向上一個疊放在另一個上，并且在左/右方向上并排。圖2示出了轉移柵極(在下文中，簡寫為TG)部分6的一種開關結構。TG部分6連接包括在圖1的存儲器陣列區域中的一對互補位線2和SA4。在圖1的上/下方向上延伸的位線2在圖2的左/右方向上延伸。下面將參考圖3到5詳細描述存儲器陣列區域的大小。圖3示出了在存儲器陣列區域中布線圖形的現有布局的實例。這個布局包括如圖1所示的多個電路組。在圖3中，不同于圖1中的位線，位線在圖中以左/右方向延伸。將每一SA設置在一對的兩個互補位線之間，這兩個位線一個在上且另一個在下。SA被布置成在左/右方向上有間隔并且在上/下方向上彼此相鄰。在如圖3所示的布局中，其上具有由黑色方形指示的連接孔的布線部分粗并且長。另外，在該布局中，通過在一個粗布線的兩側布置兩個執行比特線位線功能的細布線，來保證用于光刻(photolithography)的裕度(margin)。在圖3的實例中，布線看起來是規則地布置，但是靠近點看，在一些部分，在左/右方向上平行延伸的位線在上/下方向上彎曲，比如靠近連接孔的部分以及和位線在左端和右端連接的轉移柵極部分。這樣，在這個布局中，布線在一些部分粗并在其它部分細。為了這個原因，盡管如下所述，當將光致抗蝕劑暴露到光下時，因為布線光刻的抗蝕劑處理中的鄰近效應使得光致抗蝕劑的溶解下降。這容易引起短路。另外，在這個布局中，延伸長間隔的粗布線使得光致抗蝕劑的溶解在很多部分下降。這更容易引起短路。為克服這個問題，在現有布局中，通過保證在粗布線和相鄰的細布線之間的間隔比在細布線之間的更寬來改進短的裕度。現在將參考圖4和5描述裕度。圖4是圖3的連接孔及其附近部分的部分放大示意性視圖，而且圖5是圖4的連接孔及其附近部分的部分放大示意性視圖。這樣，圖中的相對尺寸不需要和下面所述的相同。在當前的制造處理中，作為細布線的位線101可以具有0.12μm的布線寬度。另外，在位線101和相鄰的位線101(也具有0.12μm的布線寬度)之間的位線間隔(space)可以小到0.12μm。另一方面，將連接在布線層之間的連接孔103設置在粗布線102的中心，并且具有0.20μm的跨距。對于光刻的抗蝕劑處理，在連接孔103和粗布線102之間保證0.08μm的裕度，從而防止設置在其下面的晶體管的柵極或擴散層的短路。因此，粗布線102具有0.36μm的總布線寬度。如上面所述的短裕度，在粗布線102和它相鄰的位線101(作為粗布線間隔提到)之間保證0.14μm的粗布線間隔。這個粗布線間隔比在位線101之間的0.12μm的位線間隔要寬。結果，連接孔103的孔距(其被計算為這些值的和)是1.00μm。圖6示出了圖3的TG部分6。這個TG部分包括由如圖1所示連接位線2和SA4的轉移MOS(金屬氧化物半導體)實現的TG。為了這個目的，每一位線都需要轉移MOS。另外，因為將擴散層布置在和與存儲器單元相鄰的位線相同的部分，因此，布局的靈活性受到限制。擴散層的寬度是影響作為器件的MOS的驅動性能的重要因素。因此，為了保證電路的穩定操作，應該最大化擴散層的寬度。這樣，因為布線121的寬度和在擴散層中布線121之間的線間隔在布局中是可變的，因此，以和如上所述的布局相同的方式，在擴散層的光刻處理中在擴散層之間形成寬的間隔。具體的說，考慮具有0.16μm跨距的連接孔122，在光刻的抗蝕劑處理中，在連接孔122和粗布線121之間保證0.08μm的裕度，從而防止設置在其下面的晶體管的柵極或擴散層的短路。因此，粗布線具有0.32μm的總寬度。在現有的布局中，因為粗布線121彼此相鄰地設置，因此，在粗布線121之間需要0.18μm的間隔。簡而言之，從這些值的和中將在連接孔122之間的孔距計算為0.50μm。上述用于存儲器陣列區域的現有布局方法仍然具有的問題在于，作為小型化結果的縮小比率不足。原因如下。在需要大的厚度的布線附近(比如在連接孔的布線)平行布線是較為不規測設置的，并且這使得在光刻處理中裕度減少。結果，容易發生電氣短路，并且因此，粗布線側需要大的間隔。這里，圖5涉及根據用作微型制造的標準寬度的最小設計規格的最小標準寬度F。當將最小標準寬度F定義為細布線101的布線寬度或在細布線101之間的位線間隔，也就是，0.12μm時，讀出放大器部分的孔距寬度需要具有最小設計規格的八倍的標準寬度，也就是8F＝0.96μm。在這個情況中，和上述孔距寬度1.00μm的差值是0.04μm。當調整粗布線102的寬度來適于實現其中在該SA部分將現有孔距1.00μm減少到8F＝0.96μm的孔距的布局時，將粗布線寬度從0.36μm減少到0.32μm。因此，在連接孔103和布線之間的布線裕度從現有的裕度0.08μm減少到0.06μm。在這個情況的光刻抗蝕劑處理中，保證0.14μm的粗布線間隔，并且因此，改進了粗布本文檔來自技高網...

【技術保護點】
一種布局方法，其用于在一個布線層上基本上平行地形成多條布線，該布線層在存儲器陣列區域中具有至少一個用于連接到另一布線層上的布線的連接孔，該方法包括下面的步驟：　　　　以相等的間隔形成多條布線，該多條布線具有相同的寬度，并且以規則的孔距布置；以及　　　　在兩個相鄰布線之間形成所述至少一個連接孔。

【技術特征摘要】
JP 2003-6-27 184012/20031.一種布局方法，其用于在一個布線層上基本上平行地形成多條布線，該布線層在存儲器陣列區域中具有至少一個用于連接到另一布線層上的布線的連接孔，該方法包括下面的步驟以相等的間隔形成多條布線，該多條布線具有相同的寬度，并且以規則的孔距布置；以及在兩個相鄰布線之間形成所述至少一個連接孔。2.如權利要求1所述的布局方法，進一步包括以下步驟以布線圖形的連接布線來覆蓋所述至少一個連接孔。3.如權利要求1所述的布局方法，其中L/S的比率是一，其中L表示多...

【專利技術屬性】
技術研發人員：渡邊由布子，荒井公司，成井誠司，
申請(專利權)人：爾必達存儲器株式會社，株式會社日立ULSI系統，株式會社日立制作所，
類型：發明
國別省市：JP[日本]